Evolução da arquitetura básica

Apresentação em tema: "Evolução da arquitetura básica"— Transcrição da apresentação:

1 Evolução da arquitetura básica
Processamento em estágios (com pipeline) Caches Memória virtual José Delgado © 2012

2 A microprogramação é sequencial
A microprogramação divide o processamento de uma instrução em vários estágios: Busca instrução (BI) Descodifica instrução (DI) Busca operandos (BO) Executa instrução (EI) Escreve resultado (ER) BI DI BO EI ER BI DI BO EI ER BI DI BO EI ER José Delgado © 2012

3 Processamento com pipeline
BI DI BO EI ER BI DI BO EI ER BI DI BO EI ER Cada estágio é efetuado por um bloco de hardware diferente Começa-se a tratar da instrução seguinte mal acabe o primeiro estágio da instrução corrente. O tempo que cada instrução demora a executar mantém-se. BI DI BI BO DI BI EI BO DI BI ER EI BO DI BI ER EI BO DI BI Mas o processador completa uma instrução por cada ciclo de relógio! ER EI BO DI ER EI BO ER EI ER José Delgado © 2012

4 Desempenho do pipeline
A latência (tempo de espera até que uma dada instrução acabe) mantém-se. O que melhora é o ritmo (número de instruções executadas por unidade de tempo). BI DI BO EI ER Idealmente, o pipeline melhora o desempenho N vezes, mas: Há estágios intivos durante o enchimento/esvaziamento; Nem todas as instruções necessitam dos estágios todos; A frequência do relógio é limitada pelo estágio mais lento; A sequência temporal foi alterada (escala de tempos sobreposta), o que cria problemas de dependências (ler um valor antes de ele ter sido produzido, por exemplo). José Delgado © 2012

5 Unidade de dados com pipeline
Busca instrução Descodifica instrução e obtém operandos Escreve resultado Executa instrução M U X + M U X +2 PC Registos ALU EA DA Memória de instruções M U X EB DB M U X Endereço Memória de dados DE EE EA – Endereço registo A EB – Endereço registo B DA – Conteúdo registo A DB – Conteúdo registo B DE – Dado a escrever EE – Endereço do registo a escrever José Delgado © 2012

6 Organização do pipeline
PC Memória de instruções +2 M U X Registos ALU dados + EA EB EE DE DA DB Endereço Os registos NÃO são edge-triggered. Permitem escrita na primeira metade do relógio e leitura na segunda (incluindo os dados escritos na primeira metade – read-after-write). Memórias de instruções e de dados separados, para maior eficiência (na realidade, só as caches estão separadas – a ver mais tarde). José Delgado © 2012

7 Descodifica instrução
MOV – 1º estágio Busca instrução Descodifica instrução e obtém operandos Escreve resultado Executa instrução M U X + M U X +2 PC Registos ALU EA DA Memória de instruções M U X EB DB M U X Endereço Memória de dados DE EE EA – Endereço registo A EB – Endereço registo B DA – Conteúdo registo A DB – Conteúdo registo B DE – Dado a escrever EE – Endereço do registo a escrever José Delgado © 2012

8 Descodifica instrução
MOV – 2º estágio Busca instrução Descodifica instrução e obtém operandos Escreve resultado Executa instrução M U X + M U X +2 PC Registos ALU EA DA Memória de instruções M U X EB DB M U X Endereço Memória de dados DE EE EA – Endereço registo A EB – Endereço registo B DA – Conteúdo registo A DB – Conteúdo registo B DE – Dado a escrever EE – Endereço do registo a escrever José Delgado © 2012

9 Descodifica instrução
MOV – 3º estágio Busca instrução Descodifica instrução e obtém operandos Escreve resultado Executa instrução M U X + M U X +2 PC Registos ALU EA DA Memória de instruções M U X EB DB M U X Endereço Memória de dados DE EE EA – Endereço registo A EB – Endereço registo B DA – Conteúdo registo A DB – Conteúdo registo B DE – Dado a escrever EE – Endereço do registo a escrever José Delgado © 2012

10 Descodifica instrução
MOV – 4º estágio Busca instrução Descodifica instrução e obtém operandos Escreve resultado Executa instrução M U X + M U X +2 PC Registos ALU EA DA Memória de instruções M U X EB DB M U X Endereço Memória de dados DE EE EA – Endereço registo A EB – Endereço registo B DA – Conteúdo registo A DB – Conteúdo registo B DE – Dado a escrever EE – Endereço do registo a escrever José Delgado © 2012

11 Descodifica instrução
MOV, ADD, JMP – Passo 1 MOV Busca instrução Descodifica instrução e obtém operandos Executa instrução Escreve resultado M U X + M U X +2 PC Registos ALU EA DA Memória de instruções M U X EB DB M U X Endereço Memória de dados DE EE EA – Endereço registo A EB – Endereço registo B DA – Conteúdo registo A DB – Conteúdo registo B DE – Dado a escrever EE – Endereço do registo a escrever José Delgado © 2012

12 Descodifica instrução
MOV, ADD, JMP – Passo 2 ADD MOV Busca instrução Descodifica instrução e obtém operandos Executa instrução Escreve resultado M U X M U X + M U X +2 +1 PC PC Registos ALU EA DA Memória de instruções M U X EB DB M U X Endereço Memória de dados DE EE EA – Endereço registo A EB – Endereço registo B DA – Conteúdo registo A DB – Conteúdo registo B DE – Dado a escrever EE – Endereço do registo a escrever José Delgado © 2012

13 Descodifica instrução
MOV, ADD, JMP – Passo 3 JMP ADD MOV Busca instrução Descodifica instrução e obtém operandos Executa instrução Escreve resultado M U X M U X + M U X +2 +1 PC PC Registos ALU EA DA Memória de instruções M U X EB DB M U X Endereço Memória de dados DE EE EA – Endereço registo A EB – Endereço registo B DA – Conteúdo registo A DB – Conteúdo registo B DE – Dado a escrever EE – Endereço do registo a escrever José Delgado © 2012

14 Descodifica instrução
MOV, ADD, JMP – Passo 4 ADD MOV . . . JMP Busca instrução Descodifica instrução e obtém operandos Executa instrução Escreve resultado M U X + M U X +2 PC Registos ALU EA DA Memória de instruções M U X EB DB M U X Endereço Memória de dados DE EE EA – Endereço registo A EB – Endereço registo B DA – Conteúdo registo A DB – Conteúdo registo B DE – Dado a escrever EE – Endereço do registo a escrever José Delgado © 2012

15 Descodifica instrução
MOV, ADD, JMP – Passo 5 . . . . . . JMP ADD Busca instrução Descodifica instrução e obtém operandos Executa instrução Escreve resultado M U X + M U X +2 PC Registos ALU EA DA Memória de instruções M U X EB DB M U X Endereço Memória de dados DE EE EA – Endereço registo A EB – Endereço registo B DA – Conteúdo registo A DB – Conteúdo registo B DE – Dado a escrever EE – Endereço do registo a escrever José Delgado © 2012

16 Descodifica instrução
MOV, ADD, JMP – Passo 6 . . . Busca instrução Descodifica instrução e obtém operandos Executa instrução Escreve resultado M U X + M U X +2 PC Registos ALU EA DA Memória de instruções M U X EB DB M U X Endereço Memória de dados DE EE EA – Endereço registo A EB – Endereço registo B DA – Conteúdo registo A DB – Conteúdo registo B DE – Dado a escrever EE – Endereço do registo a escrever José Delgado © 2012

17 Controlo + M U X Controlo M U X +2 PC Registos ALU EA DA Memória de
instruções M U X EB DB M U X Endereço Memória de dados DE EE EA – Endereço registo A EB – Endereço registo B DA – Conteúdo registo A DB – Conteúdo registo B DE – Dado a escrever EE – Endereço do registo a escrever José Delgado © 2012

18 Conflitos de dados As setas indicam as dependências entre instruções:
BI DBO EI ER MOV R1, R2 ADD R3, R1 ADD R1, R3 R1  R2 R3  R3 + R1 R1  R1 + R3 As setas indicam as dependências entre instruções: As caudas indicam onde os registos são escritos As cabeças indicam onde os registos são lidos Setas para trás indicam conflitos de dados Formas de resolver o problema: Atrasando as instruções seguintes Disponibilizando os dados mais cedo (data forwarding) José Delgado © 2012

19 Atraso das instruções em SW
BI DBO EI ER MOV R1, R2 ADD R3, R1 ADD R1, R3 R1  R2 R3  R3 + R1 R1  R1 + R3 Solução em software (implementada pelo compilador)  inserir instruções “dummy”: BI DBO EI ER MOV R1, R2 ADD R1, R3 R1  R1 + R3 ADD R3, R1 R3  R3 + R1 R1  R2 NOP José Delgado © 2012

20 Atraso das instruções em HW
BI DBO EI ER MOV R1, R2 ADD R3, R1 ADD R1, R3 R1  R2 R3  R3 + R1 R1  R1 + R3 Solução em hardware (implementada pela unidade de controlo do processador)  inserir “bolhas” (desperdiçar ciclos do estágio do pipeline): BI DBO EI ER MOV R1, R2 ADD R1, R3 R1  R1 + R3 ADD R3, R1 R3  R3 + R1 R1  R2 Bolhas José Delgado © 2012

21 Antecipação dos dados Não esperar pelo “Escreve resultado” mas usar logo os dados que já estão disponíveis no estágio de execução (saída da ALU). A escrita do resultado nos registos sucede em paralelo. BI DBO EI ER MOV R1, R2 ADD R3, R1 ADD R1, R3 R1  R2 R3  R3 + R1 R1  R1 + R3 Conflito Data forwarding José Delgado © 2012

22 Antecipação dos dados (cont.)
José Delgado © 2012

23 Exercícios de pipelines
Um processador com um pipeline com 5 estágios é 5 vezes mais rápido (para a mesma frequência de relógio) do que um processador sem pipeline. Concorda com esta afirmação? Porquê? Considere o código seguinte e assuma que é para ser executado num processador com um pipeline de 4 estágios (o usado nestes slides) ADD R2, R4 ADD R5, R2 MOV R3, [R5+6] ADD R3, R5 Identifique todas as dependências de dados que terão problemas neste pipeline. Indique que dependências poderão ser resolvidas com antecipação dos dados (data forwarding) José Delgado © 2012

24 maior capacidade, menor custo
Hierarquia de memória Os computadores possuem uma hierarquia de memória com vários níveis. As caches têm cópias das células de memória mais usadas e são de funcionamento automático. A memória central (ou principal) pode servir de cache do disco (memória virtual) O disco pode servir de cache à informação em servidores. Os “mirrors” são servidores que atuam como caches de outros. Cache nível 2 (RAM estática) 4 MB Memória central (RAM dinâmica) 2 GB Disco 300 GB Processador registos Cache 32 KB menor tempo de acesso maior capacidade, menor custo José Delgado © 2012

25 PEPE com caches As caches são pequenas memórias internas (mais rápidas que a memória externa) que contêm os dados e instruções mais usados (dão ao núcleo do processador a ilusão de memórias separadas). José Delgado © 2012

26 Princípios de funcionamento das caches
Felizmente, os programas acedem à memória com: Localidade temporal. Se um endereço for acedido agora, há uma grande probabilidade de ser acedido no futuro próximo (ciclos, rotinas de invocação frequente, dados importantes); Localidade espacial. Se um endereço for acedido, a probabilidade de os próximos acessos serem em endereços próximos é grande (execução sequencial, ciclos, arrays cujos dados são acedidos sequencialmente). Assim, a cache só tem as células de memória mais frequentemente acedidas. Pode ser mais pequena que a memória completa, logo muito mais rápida sem o custo ser muito elevado. José Delgado © 2012

27 Acesso às caches Quando se acede a um determinado endereço:
Se a célula com esse endereço estiver na cache, o acesso é muito rápido (cache hit); Se não estiver, dá-se um cache miss. Tem de se ir à memória principal, carregar essa célula na cache e repetir o acesso. O desempenho das caches é normalmente medido pelo hit rate (percentagem média dos acessos com cache hit, tipicamente superiores a 95%) Também se pode falar na miss rate (percentagem média dos acessos com cache miss = 1 – hit rate), tipicamente inferior a 5%. José Delgado © 2012

28 Desempenho das caches Quanto maior a cache face à memória principal, maior a hit rate. Tem um impacte grande no desempenho, mas também no custo (há processadores mais baratos, só por terem menos cache – na realidade, são chips iguais aos outros em que parte da cache não funciona…) Supondo: Tempo de acesso da cache: 5 ns Tempo de acesso da memória principal: 50 ns Hit rate média: 95% Então, o tempo de acesso médio será: 0.95 * 5 ns * 55 ns = 7. 5 ns Ou seja, 50 ns/7.5 ns = 6.7 vezes mais rápido do que se só tivéssemos a memória principal José Delgado © 2012

29 Caches de mapeamento direto
etiqueta índice 2 bits 6 bits . . . 00 01 10 11 dados endereço memória válido cache 111101 1 000001 1 000001 1 111100 1 Cada célula da cache só pode ter uma das células de memória que tenham o mesmo índice A etiqueta identifica o resto do endereço (distinguindo entre células com o mesmo índice) José Delgado © 2012

30 Como saber se é um cache hit?
Exemplo com um endereço (de byte) de 32 bits, um bus de dados de 32 bits e uma cache de mapeamento direto de 1K palavras: validade etiqueta dados Endereço (32 bits) 1 bit 20 bits 32 bits 1 20 10 2 2 byte 3 processador . . . . . . 1021 1022 1023 =? Cache hit José Delgado © 2012

31 E se for um cache miss? O controlador da cache carrega automaticamente a palavra em falta (o processador pode ter de esperar). Em seguida repete o acesso (que já dá cache hit). validade etiqueta dados Endereço (32 bits) 1 bit 20 bits 32 bits 1 20 10 2 2 byte 3 . . . . . . 1021 1022 1023 1 Memória principal José Delgado © 2012

32 Localidade espacial Ter na cache as palavras recentemente acedidas explora a localidade temporal, mas não a espacial. A localidade espacial pode ser aproveitada lendo para a cache não uma mas várias palavras, de endereços consecutivos (bloco). Assim, enquanto o processador aceder aos endereços das palavras no bloco não será necessário efetuar carregamentos na cache (porque dá cache hit). O bloco passa a ser a unidade de leitura e escrita da memória principal. José Delgado © 2012

33 Cache com blocos de 4 palavras
Endereço (32 bits) Validade (1 bit) Etiqueta (20 bits) 20 8 2 2 Byte na palavra Dados (4 x 32 bits) 1 2 . . . . . . . . . 253 254 255 =? Multiplexer Cache hit processador José Delgado © 2012

34 Exemplo (endereços de byte)
Endereço (32 bits) Validade (1 bit) Etiqueta (20 bits) Onde é armazenada a palavra com endereço (de byte) 03088H? Endereço em binário: 20 2 8 2 byte Dados (4 x 32 bits) 1 2 . . . 8 . . . 253 254 255 =? Multiplexer etiqueta índice palavra byte Cache hit processador Quais os endereços (de byte) das palavras no mesmo bloco (que partilham a mesma etiqueta)? 3080H 0… 3084H 0… 3088H 0… 308CH 0… 20 8 2 2 José Delgado © 2012

35 Mapeamento associativo
O mapeamento direto tem o problema de dois blocos com o mesmo índice não poderem coexistir na cache, mesmo que: os dois blocos estejam a ser muito usados o resto da cache esteja vazia!!! No mapeamento associativo qualquer bloco pode ocupar qualquer posição na cache, mas : A etiqueta tem de ser o endereço todo (para distinguir quaisquer blocos), exceto os bits de endereço da palavra dentro do bloco A procura do bloco (para ver se é cache hit) já não é por índice. Tem de se comparar o endereço com a etiqueta em todos os blocos ao mesmo tempo (para ser rápido) José Delgado © 2012

36 Implementação da associatividade
2 Endereço (32 bits) 2 28 byte =? =? Cache hit =? =? Uma cache associativa precisa de muito hardware! José Delgado © 2012

37 Mapeamento associativo por conjuntos de K vias
Uma solução intermédia é usar K caches de mapeamento direto e fazer a procura em todas elas em paralelo (mapeamento associativo de K vias). Uma linha das várias caches de mapeamento direto é um conjunto (uma cache associativa). conjunto Via 0 Via 1 conjunto conjunto =? =? etiqueta índice palavra dentro do bloco hit byte José Delgado © 2012

38 Variabilidade entre extremos
Uma cache com N blocos pode ter K vias (K [0, N-1]), cada uma com N/K conjuntos de K blocos. Dentro de cada via o mapeamento é direto. 1 2 3 4 5 6 7 1 via, 8 conjuntos com 1 bloco cada 2 vias, 4 conjuntos com 2 blocos cada 1 2 3 4 vias, 2 conjuntos com 4 blocos cada 1 Mapeamento direto Mapeamento associativo 8 vias, 1 conjunto com 8 blocos José Delgado © 2012

39 Política de substituição
Onde colocar uma célula de memória que se foi buscar à memória principal devido a um cache miss? Caches de mapeamento direto: na célula indicada pelo índice Caches de mapeamento completamente associativo: Com lugares vagos: num lugar vago qualquer Cheia: no lugar da célula usada menos recentemente (LRU – Least Recently Used) Na prática, costuma usar-se um contador para ir escrevendo na célula seguinte, independentemente de estar cheia ou vazia, de ter sido muito usada ou não. É um método simples e não muito pior que os anteriores Caches associativas com K vias: obtém-se o conjunto através do índice e escolhe-se uma via José Delgado © 2012

40 Política de escrita Quando a célula está na cache (write hit):
Write-through: escreve-se na cache e na memória principal Write-back: escreve-se só na cache e só se atualiza a memória principal quando o bloco tem de sair da cache Quando a célula NÃO está na cache (write miss): Write around: escreve na memória principal sem escrever na cache (bom se a célula não for lida a curto prazo) Write allocate: faz um cache miss (carrega a célula) e faz write through José Delgado © 2012

41 Exercícios de caches Considere uma cache de mapeamento direto com capacidade para 8 Kbytes de dados e blocos de 8 palavras de 32 bits, a usar por um processador de 32 bits, com endereçamento de byte e 32 bits de endereço. Quantos bits deve ter a etiqueta de cada bloco? Quantos blocos é que a cache consegue armazenar simultaneamente? Indique em que bloco (numerado entre 0 e o número obtido na alínea anterior menos um) ficará armazenada a palavra com o endereço 1000H. Dê a sua resposta em hexadecimal. Indique os endereços das palavras que ficam no mesmo bloco que a palavra com o endereço 1000H. Dê o endereço (à sua escolha) de duas palavras que nunca poderão estar ao mesmo tempo na cache e explique porquê. Supondo que, para além dos dados, a cache tem de guardar as etiquetas e os bits de validade, indique o número total de bits que a cache tem de poder armazenar. Indique qual o overhead da cache em termos de capacidade, isto é, o rácio José Delgado © 2012

42 Exercícios de caches (cont.)
Pretende-se escolher um sistema de cache para um determinado processador. Assume-se 8 blocos, cada um com 1 palavra do processador, mas qual o melhor tipo de cache? Para melhor se aferir o comportamento dos vários tipos de cache dispõe-se de um simulador em que se regista os acessos à referida cache. No simulador executa-se um benchmark (programa de teste) que acede aos seguintes endereços (em decimal): 1, 4, 8, 5, 20, 17, 19, 56, 9, 11, 4, 43, 5, 6, 9, 17. Admita que a cache está inicialmente vazia e que o algoritmo de substituição de blocos é LRU (quando se aplicar). Preenchendo as tabelas seguintes (são dadas as duas primeiras linhas para servir de exemplo), represente para os tipos de cache nelas indicados: os sucessivos conteúdos da cache (usando a notação M[endereço] para representar o conteúdo de uma dada posição de memória) o tipo de acesso (hit ou miss) a miss rate Em que medida é que o aumento da dimensão da cache (mais blocos ou mais vias, conforme o caso) para o dobro melhoraria a miss rate de cada um dos sistemas referidos, no caso deste benchmark? José Delgado © 2012

43 Exercícios (endereços de palavra)
Caso A - Cache de mapeamento direto com 8 blocos de 1 palavra cada Endereço memória hit ou miss Nº de bloco 1 2 3 4 5 6 7 miss M[1] M[4] 8 20 17 19 56 9 11 43 Miss rate % José Delgado © 2012

44 Exercícios (endereços de palavra)
Caso B - Cache associativa de 2 vias com um total de 8 blocos de 1 palavra cada Endereço memória hit ou miss Nº de bloco via 0 Nº de bloco via 1 1 2 3 miss M[1] 4 M[4] 8 5 20 17 19 56 9 11 43 6 Miss rate % José Delgado © 2012

45 Exercícios (endereços de palavra)
Caso C - Cache associativa de 4 vias com um total de 8 blocos de 1 palavra cada Endereço memória hit ou miss Nº de bloco via 0 Nº de bloco via 1 Nº de bloco via 2 Nº de bloco via 3 1 miss M[1] 4 M[4] 8 5 20 17 19 56 9 11 43 6 Miss rate % José Delgado © 2012

46 Exercícios (endereços de palavra)
Caso D - Cache totalmente associativa com um total de 8 blocos de 1 palavra cada Endereço memória hit ou miss Nº de bloco 1 2 3 4 5 6 7 miss M[1] M[4] 8 20 17 19 56 9 11 43 Miss rate % José Delgado © 2012

47 Memória virtual Mecanismo que permite tratar a memória principal como cache de uma memória virtual (não existe na realidade) igual ao somatório dos espaços de endereçamento dos vários processos. As zonas de memória virtual não carregadas em memória principal e com dados/código dos processos estão em disco (swap file) O mecanismo de tradução de endereços virtuais (os que os processos “veem”) para físicos é transparente e automático. Também atua como mecanismo de proteção (porque um processo não tem acesso ao espaço de endereçamento dos outros). José Delgado © 2012

48 Espaço de endereçamento virtual
O espaço de endereçamento virtual existe parte em memória física e parte em disco. Endereços virtuais Endereços físicos Endereços no disco Tradução de Endereços José Delgado © 2012

49 Memória virtual paginada
Para otimizar, o espaço de endereçamento é dividido em páginas, todas de igual dimensão (4 Kbytes, por exemplo). Assim, apenas é necessário traduzir o endereço de base da página, de virtual para físico. Os espaços de endereçamento virtual e físico podem ter dimensões diferentes. Nº página virtual Deslocamento Nº página física Tradução virtual  físico 11 12 31 José Delgado © 2012

50 Tabela de páginas Nº página virtual Deslocamento 11 12 31
11 12 31 Nº página física Registo com endereço base da tabela Tabela de páginas “1” se a página estiver carregada em memória José Delgado © 2012

51 Tamanho da tabela de páginas
Se o espaço virtual for de 32 bits (4 Gbytes) e a página for de 4 Kbytes, então a tabela de páginas tem 1 M entradas de 32 bits. Ou seja, gasta 4 Mbytes! Se o espaço virtual for de 48 bits, gasta 64 K vezes mais, ou 256 Gbytes!!! Nº página virtual Deslocamento 11 12 31 Nº página física Registo com endereço base da tabela Tabela de páginas “1” se a página estiver carregada em memória Assim, a tabela de páginas: é feita em vários níveis hierárquicos só tem as entradas necessárias está, ela própria, sujeita ao mecanismo de memória virtual José Delgado © 2012

52 Tabela de páginas hierárquica
10 bits 10 bits 12 bits páginas físicas Nº de página virtual deslocamento 4 Kbytes Tabelas de páginas Diretório 1 K entradas (4 Kbytes) . . . registo . . . . . . As próprias tabelas de páginas estão na memória virtual (sujeitas a swapping), exceto o diretório. . . . José Delgado © 2012

53 Tradução de endereços 10 bits 10 bits 12 bits páginas físicas Nº de página virtual deslocamento 4 Kbytes Tabelas de páginas Diretório 1 K entradas (4 Kbytes) . . . registo A tradução do número de página virtual para físico implica aceder às tabelas. . . . . . . . . . É incomportável percorrer as várias tabelas em cada acesso à memória!!! Solução: cache que tenha a tradução de endereços das páginas mais usadas. Se houver um cache hit, a cache diz logo qual o endereço físico da página. Se houver um cache miss, então é preciso percorrer as várias tabelas. José Delgado © 2012

54 Número de página virtual Número de página física
TLB TLB = Translation Lookaside Buffer (cache de tradução de endereços virtuais para físicos). Etiqueta Dados Número de página virtual Deslocamento Número de página física Válido Alterada José Delgado © 2012

55 Falta de página (page fault)
4 Kbytes páginas físicas 1 K entradas (4 Kbytes) . . . Tabelas de páginas deslocamento Diretório registo Nº de página virtual 12 bits 10 bits Page fault – acesso a uma página que não está carregada em memória. A ocorrência de uma page fault gera uma exceção. O sistema operativo é reponsável por percorrer as tabelas de páginas e carregar a página em falta. Esta operação é lenta. É preciso: Percorrer as várias tabelas (vários acessos à memória) Carregar as tabelas de páginas que não estiverem em memória Carregar a página que originou a page fault Felizmente, os programas têm localidade espacial e temporal e esta operação não acontece em todos os acessos! José Delgado © 2012

56 Memória virtual + caches
Endereço virtual (32 bits) Número de página virtual Deslocamento Etiqueta Nº página física Válido Alterada Número de página física Endereço físico 20 12 TLB 4 Kbytes páginas físicas 1 K entradas (4 Kbytes) . . . Tabelas de páginas deslocamento Diretório registo Nº de página virtual 12 bits 10 bits TLB fault Etiqueta física Índice 12 4 Palavra dentro do bloco + byte Cache 16 =? =? Palavra acedida Palavra acedida Palavra pretendida hit José Delgado © 2012

57 Número de página virtual Número de página física
Tipos de misses Número de página virtual Deslocamento O que pode falhar no acesso: Cache miss (um acesso à memória) TLB miss (vários acessos à memória) Page fault (acesso ao disco) As cache e TLB misses medem-se em dezenas de ciclos de relógio. Alterada 20 12 Válido Etiqueta Nº página física . . . Page fault 20 Número de página física Deslocamento Etiqueta física Índice 12 4 Palavra dentro do bloco + byte 16 =? =? Palavra acedida Palavra acedida hit As page faults medem-se em dezenas de milissegundos (podem implicar vários acessos ao disco). Felizmente, estas situações são a exceção e não a regra! José Delgado © 2012

58 Exercícios de memória virtual
Um sistema de memória virtual tem um tamanho de página de 1000 palavras, 8 páginas virtuais e 4 páginas físicas. Assuma que inicialmente a tabela de páginas está vazia (nenhuma página carregada em memória). Preencha a tabela seguinte com o estado que terá após acesso aos endereços (de palavra) virtuais 7000, 2000, 5000, 1000. Página virtual Página física 1 2 3 4 5 6 7 Após estes acessos, quais os endereços físicos dos endereços virtuais 0, 3728, 999, 1025, 7800 e 4096 (endereços de palavra)? Dê um exemplo de um endereço virtual que provoque agora uma page fault José Delgado © 2012

59 Exercícios de memória virtual
O TLB de um sistema de memória virtual, com 20 bits de número de página virtual, 12 bits de número de página física e 12 bits de deslocamento dentro de cada página, está atualmente com o conteúdo indicado pela tabela seguinte. Válida Alterada Nº pág. virtual Nº pág. física 1 01AF4H FFFH 0E45FH E03H 012FFH 2F0H 01A37H 788H 02BB4H 45CH 03CA0H 657H Qual a dimensão de cada página? Qual a dimensão dos espaços de endereçamento virtual e físico? Indique, para cada um dos endereços virtuais seguintes, o respetivo endereço físico (ou se originam page fault): 2BB4A65H, E45FB32H, D34E9DCH, 3CA0777H e 1AF4E06H. Para cada um destes endereços, indique quais não foram, garantidamente, escritos desde que foram carregados em memória. José Delgado © 2012

60 Exercícios de memória virtual
Um processador tem: um TLB completamente associativo de 2 palavras, com algoritmo de substituição FIFO (rotativo) uma cache de mapeamento associativo de 2 vias, com um total com 8 blocos de 1 palavra cada. uma tabela linear (um só nível) de 8 páginas virtuais, com algoritmo de substituição LRU uma memória física de 4 páginas uma página com 256 palavras de dimensão endereçamento exclusivamente em palavras (bytes não) Qual a dimensão, em palavras, dos espaços de endereçamento virtual e físico? Assumindo que inicialmente a memória não tem nenhum programa ou dados carregados, preencha a tabela seguinte, indicando o que acontece em cada acesso aos endereços virtuais indicados e qual o estado em que o sistema fica. Use a notação M[endereço] para indicar o conteúdo da cache. No TLB indique o nº de página virtual e física. As duas primeiras colunas estão preenchidas para servir de exemplo. José Delgado © 2012

61 Exercícios de memória virtual
Endereço virtual 505 7A0 322 5F5 4C0 435 100 723 TLB 5 1 7 TLB miss/hit miss Tabela páginas 2 3 4 6 Page fault/hit Endereço físico 005 1A0 Cache M[1A0] M[005] Cache miss/hit José Delgado © 2012