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Universidade do Sul de Santa Catarina Engenharia Elétrica - Telemática UNISUL – 2012 / 2 Engenharia de Software para Computação Embarcada Prof. Frederico.

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1 Universidade do Sul de Santa Catarina Engenharia Elétrica - Telemática UNISUL – 2012 / 2 Engenharia de Software para Computação Embarcada Prof. Frederico Ferlini Aula 5

2 1.F LUXO DA F ERRAMENTA I NTRODUÇÃO ISE P ROJECT N AVIGATOR 2.C IRCUITOS C OMBINACIONAIS E XEMPLOS F ORMAS DE ONDA 3.S IMULAÇÃO (M ATERIAL E DSON /M ARCON – PUCRS) CONTEÚDO 2

3 Fluxo da Ferramenta 3 Criação do Projeto Simulação Comportamental Síntese Lógica Simulação Funcional Física Transalate Map* PAR* *Simulação Temporal Prototipação (Configuração do FPGA)

4 Planejamento & Orçamento Descrição do circuito VHDL / Verilog... (código) Esquemático (gráfico) Existem geradores com banco de circuitos prontos Architecture Wizard, CORE Generator system, and STATE CAD tools Memórias, Filas, SER/DES, CLK, Aritméticos Simulação Comportamental ( HDL RTL Simulation ) Fluxo – Criação do Projeto 4

5 Síntese Lógica Ferramentas: Synplify, Precision, FPGA Compiler, XST... Geração do netlist (NGC ou EDIF) Conversão da descrição do circuito (HDL ou esquemático) para uma lista de portas lógicas Otimizações (simplificações lógicas), descarte de inutilidades... Simulação Funcional Simulação com o netlist (otimizado) gerado Fluxo – Síntese Lógica 5 ( Comportamental)

6 Síntese Física (ou Implementação) Entrada: netlist gerado na síntese lógica Possui 3 etapas: Translate Unifica os o netlists (Integração) Verifica as restrições do projeto (UCF) Map Mapeia grupos de portas lógicas em componentes físicos do FPGA Place & Route Distribui os componentes no FPGA (Place) Interconecta os componentes (Route) Gera relatórios de atraso (timing) Relatórios em cada etapa: Ex.: Timing Analyzer, Floorplaner, FPGA Editor, Xpower Fluxo – Síntese Física 6

7 Simulação Temporal Atrasos: Portas Lógicas Interconexões Freq. Máx.?? Fluxo – Pós Síntese Física 7

8 Simulação Temporal Atrasos: Portas Lógicas Interconexões Freq. Máx.?? Configuração do FPGA Entrada: netlist gerado na síntese física (post-P&R) Saída: arquivo de configuração (bitstream.bit) Download: Diretamente no FPGA Memória externa (Xilinx Platform Flash PROM)* Fluxo – Pós Síntese Física (Prototipação) 8

9 Fluxo – ISE Project Navigator (Implementação) 9 Projeto HDL

10 Fluxo – ISE Project Navigator (Implementação) 10 Síntese Lógica Projeto HDL

11 Fluxo – ISE Project Navigator (Implementação) 11 Síntese LógicaSíntese Física Projeto HDL

12 Fluxo – ISE Project Navigator (Implementação) 12 Síntese LógicaSíntese FísicaBitstream Projeto HDL

13 Fluxo – ISE Project Navigator (Implementação) 13 Síntese LógicaSíntese FísicaBitstreamPrototipação Projeto HDL iMPACT

14 Fluxo – ISE Project Navigator (Verificação) 14 Síntese LógicaSíntese FísicaBitstreamPrototipação Projeto HDL Simulação ISIM

15 Fluxo – ISE Project Navigator (Verificação) 15 Síntese LógicaSíntese FísicaBitstreamPrototipação Projeto HDL Simulação ISIM

16 Fluxo – ISE Project Navigator (Verificação) 16 Síntese LógicaSíntese FísicaBitstreamPrototipação Projeto HDL Logic Analyzer ChipScope

17 Fluxo – ISE Project Navigator (Relatórios) 17 Síntese LógicaSíntese FísicaBitstreamPrototipação Projeto HDL Relatórios Utilização do FPGA

18 1.F LUXO DA F ERRAMENTA I NTRODUÇÃO ISE P ROJECT N AVIGATOR 2.C IRCUITOS C OMBINACIONAIS E XEMPLOS F ORMAS DE ONDA 3.S IMULAÇÃO (M ATERIAL E DSON /M ARCON – PUCRS) CONTEÚDO 18

19 Combinacional Um circuito digital cujas saídas dependem unicamente da combinação atual das entradas Sequencial Um circuito digital em que as saídas não dependem somente do estado atual das entradas, mas também da sequência anterior das entradas Circuitos Combinacionais 19 Combinational digital circuit 1 a b 1 F 0 1 a b ? F 0 Sequential digital circuit

20 Combinacional (de)codificadores (de)multiplexadores circuitos aritméticos somador, subtrator, ULAs geradores de paridade comparadores Sequencial máquinas de estados contadores geradores de clock divisores/multiplicadores de frequência registradores deslocamento serial parelelo Acumuladores Circuitos Combinacionais 20

21 Codificador/Decodificador Mapeia um conjunto de entradas em um conjunto de saídas segundo uma função de codificação Transforma a informação de um formato para outro É um circuito geralmente combinacional Ex.: switches Binário (Codificador) Ex.: Binário switches (Decodificador) Circuitos Combinacionais 21 i0 i1 d0 d1 d2 d i0 i1 d0 d1 d2 d i0 i1 d0 d1 d2 d3 i0 i1 d0 d1 d2 d s0 s1 d0 d1 d2 d s0 d0 d1 d2 d s0 s1 d0 d1 d2 d3 s0 s1 d0 d1 d2 d i0 d0 d1 d2 d3 i1

22 Contador regressivo para a virada de ano Circuito conta de 59 até 0 em binário utilizando 6 bits de representação Existem 60 leds onde cada um deve ser aceso de acordo com o número em binário O circuito usa um decodificador 6x64 4 saídas não utilizadas Circuitos Combinacionais (de/codificador) E XEMPLO 22 d0 d1 d2 d3 i0 i1 i2 i3 i4 i5 e 6x64 dcd d58 d59 d60 d61 d62 d63 0 Happy New Year a

23 Multiplexador (MUX/DEMUX) Conecta uma de suas N entradas na única saída de acordo com os sinais de seleção Define qual das entradas será jogada na saída de acordo com a função de escolha que tem como entrada os sinais de seleção Ex.: Chaveamento de linha ferroviária Circuitos Combinacionais 23 i0 4x1 i2 i1 i3 s1s0 d trails manager's switches d

24 Multiplexador (MUX) Circuito (Símbolo X Esquemático) Circuitos Combinacionais 24 s0 d i0 i1 2 × 1 i0 s0 1 d 2 × 1 i1 i0 s0 0 d 2 × 1 i1 i0 s0 d 0 i0 (1*i0=i0) i0 (0+i0=i0) 1 0 2x1 mux i0 4x14x1 i2 i1 i3 s1s0 d d i0 i1 i2 i3 s1 4x1 mux 0 VHDL

25 PARA CONSULTA 25 PROCESS WHEN LÓGICA SELECT WHEN_ELSE ENTIDADE

26 Exemplo MUX Na página da disciplina Implementação Circuitos Combinacionais 26 Simulação (2x Testbenchs)

27 Ex.: (2x Testbenchs) 27

28 1.F LUXO DA F ERRAMENTA I NTRODUÇÃO ISE P ROJECT N AVIGATOR 2.C IRCUITOS C OMBINACIONAIS E XEMPLOS F ORMAS DE ONDA 3.S IMULAÇÃO (M ATERIAL E DSON /M ARCON – PUCRS) CONTEÚDO 28

29 Fluxo – ISE Project Navigator (Implementação) 29 Síntese LógicaSíntese FísicaBitstreamPrototipação Projeto HDL


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