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Introdução a Microeletrônica: Problemas com Testes Laboratório de Engenharia de Sistemas de Computação DETI - UFC.

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1 Introdução a Microeletrônica: Problemas com Testes Laboratório de Engenharia de Sistemas de Computação DETI - UFC

2 PCB x IC (Desafios em comum) PCB and IC Common Challenges Timing matching Controlled Impedance Crosstalk Reflection Power Distribution High Density Routing Reliability Complex Design Rules Design for Manufacturing Design for Testability

3 Desafios em Teste Dezenas a centenas de milhares de gates operando na faixa de GHz Desafios no teste de manufatura Testes em tecnologias low-power não podem gerar muito calor (maior vida de baterias ou necessidade de baixo consumo) Técnicas BIST tem sido usadas em grandes memórias embedded (80% de um SOC na era nanometro!): BISD, BISR

4 DESAFIOS de TESTE Teste de AMS (Analog and mixed-signal) em um SOC: 10% do projeto de um SOC contendo circuitos analógicos podem contribuir para 90% do custo de teste na manufatura! Novos modelos de falhas e mecanismos de defeitos que lidem com problemas de manufatura abaixo (e igual) a 65nm Tolerância a falhas: físicas e erros soft Testes em high speed I/O interfaces, NOC, SIP, FPGA e MEMS

5 Importância de On-Chip Testing Gordon MOORE (1965): Lei de Moore Transistores menores -> menor retardo no circuito, mas uma menor unidade (feature) de die para interconexão não reduz o retardo de propagação do sinal! Interconexões mais largas ( crosstalk (Signal Integrity) Frequências GHz e alimentação (V) < (L di/dt)

6 Custo Fabrication X Teste Relação de custo entre fabricação e testes O que fazer para contribuir com a solução

7 SAI e ITRS 2004: Semiconductor Industry Association publicou o International Technology Roadmap for Semiconductors Médio prazo (2010) para projetos >= 45nm: interfaces de dispositivos de alta velocidade; projetos de alta integração; confiabilidade; custo com teste de manufatura; modelagem e simulação Atualização para teste e equipamentos de teste para projetos nanometro de 2010 em diante

8 Desafios em 2010 para 45nm (ou menos) Interface entre Device Under Test (DUT) e Equipamento Automático de Teste (ATE) Metodologias de teste Análise de defeitos Análise de falha Para isso...

9 Desafios em 2010 para 45nm (ou menos) Desenvolvimento de novas técnicas de DFT e DFM para circuitos digitais e analógicos (incluindo RF, circuitos de aúdio e interfaces seriais de alta velocidade), MEMS e sensores Redução do custo com testes e aumentar a confiabilidade e Entrega (yield) dos dispositivos Técnicas para facilitar a análise de defeitos e falhas

10 Desafios para teste segundo ITRS 1.Teste rápidos e eficientes com crescente frequencia dos cores e proliferação de protocolos de entrada/saída serial multi-GHz; 2.Lacuna de capacidade entre a complexidade de projeto e DFT, geração de teste e ferramentas de classificação de falhas; 3.Impacto da qualide e entrega (yield) resultando das limitações do diagnóstico do processo de teste; 4.Testabilidade em nível de integridade de sinais e novos modelos de falhas; 5.Testes em SOC e SIP incluindo auto-teste integrado para SOCs e SIPs heterogêneos; 6.Aperfeiçoamento em Diagnóstico, Confiabilidade e Entrega; 7.Tolerância a Falhas e Testes on-line;

11 Taxa de Entrega Y (Yield) = NPA – Número de partes aceitáveis NTP – Número total de partes

12 Perda na Taxa de Entrega Catastrófica: devido a defeitos aleatórios. Pode ser reduzida com automação de, e melhoramentos no processo de fabricação na linha (DFM). Paramétrica: devido a variações no processo. Pode ser reduzido com técnicas de DFY. Fornecimento (yield) de manufatura relaciona-se com a taxa de falhas.

13 Consequências de teste deficiente ou ausência de DFM 1.Um dispositivo falho parece está bom, passando no teste; 2.Um dispositivo bom falha no teste e parece está falho.

14 Taxa de Rejeição DL = (Taxa de Rejeição ou nível de defeito) NPF – Número de partes falhas que passam no teste final (falhas no campo) NTPP – Número total de partes que passam no teste final

15 Defect Level - DL DL = 1 – Y (1-FC) Wang et al demonstraram em [McCLuskey 1988 – E.J.McCluskey and F. Buelow, IC quality and test transparency, in Proc. IEEE Int. Test Conf., pp , Sept 1988) DL fornece uma indicação da qualidade total do processo de teste. Um nível de 500 partes por milhão (PPM) pode ser considerado aceitável. 100 PPM, ou menos, representa uma alta qualidade. O nível six sigma de manufatura (zero defects) é de 3,4 PPM, ou menos.

16 Básico de testes em SOC Boundary Scan (IEEE ) Extensão do Boundary Scan (IEEE ) Boundary-Scan Accessible Embedded Instruments (IEEE P1687) Core-Based Testing (IEEE 1500) Analog Boundary Scan (IEEE )

17 Bibliografia em Básico de teste em SOC M. Abramovici, P. Bradley, D. Dwarakanath, P. Levin, G. Memmi, and D. Miller, A Recofigurable Design-for-debug Infrastructure for SoCs, in Proc. ACM/IEEE Design for Automation Conf., pp 7-12, July 2006 IEEE Std , IEEE Standard for Mixed-Signal Test Bus, IEEE Press, New York,1999. IEEE Std , IEEE Standard Test Access Port and Boundary Scan Architecture, IEEE Press, New York, 2001 IEEE Std , IEEE Standard for Boundary Scan Testing of Advanced Digital Networks, IEEE Press, New York, 2003

18 Bibliografia em Básico de teste em SOC IEEE Std , IEEE Standard for Embedded Core Test, IEEE Press, New York, 2005 IEEE P Proposal, IEEE Internal Boundary-Scan Proposal for Embedded Test and Debug, IEEE Press, New York, (http:/group.ieee.org/groups/1687) E. Marinissen, R. Kapur, M. Lousberg, T. McLaurin, M. Ricchetti, and Y. Zorian, On IEEE P1500s Standard for Embedded Core Test, J. Electronic Testing: Theory and Applications, 18, pp , 2002

19 Bibliografia em Básico de teste em SOC A. Seghal, S. Goel, E. Marinissen, and K. Chakrabarty, IEEE P155-Compliant Test Wrapper Design for Hierarchical Cores, in Proc. IEEE Int. Test Conf., pp , October 2004 Y. Zorian and A. Yessayan, IEEE 1500 Utilization in SOC Test and Design, in Proc. IEEE Int. Test Conf., pp , October 2004


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