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FABRICAÇÃO DE CI’s EM TECNOLOGIA CMOS Ana Isabela A. Cunha UFBA

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Apresentação em tema: "FABRICAÇÃO DE CI’s EM TECNOLOGIA CMOS Ana Isabela A. Cunha UFBA"— Transcrição da apresentação:

1 FABRICAÇÃO DE CI’s EM TECNOLOGIA CMOS Ana Isabela A. Cunha UFBA

2 SUMÁRIO ETAPAS BÁSICAS DO PROCESSO DE CI’s SEQÜÊNCIA DE PROCESSO CMOS
O “LATCH-UP” REFERÊNCIAS

3 ETAPAS BÁSICAS DO PROCESSO

4 “Wafer”: bolacha de silício monocristalino
PONTO DE PARTIDA “Wafer”: bolacha de silício monocristalino diâmetro: 75 mm a 230 mm espessura: < 1 mm Método de Czochralski: produção de silício monocristalino pela imersão e arraste de uma semente em uma pasta de silício policristalino (alta temperatura), acompanhados de rotação e resfriamento As etapas do processo de fabricação de circuitos integrados em tecnologia CMOS ocorrem sobre uma bolacha de silício monocristalino, designada “wafer”. A bolacha é dividida em muitos retângulos que vão corresponder cada um a um CI individual. O aproveitamento da bolacha não é total porque algumas áreas podem apresentar falhas. Para a fabricação do “wafer”, de acordo com o método “Czochralski”, uma semente de silício monocristalino é mergulhada em uma pasta de silício policristalino fundido à qual foram previamente acrescentadas impurezas para garantir as propriedades elétricas desejadas. Esta semente vai orientar o crescimento do cristal monocristalino a partir da pasta, contida num cadinho de quartzo, cercado por sua vez por um radiador de grafite. Indução eletromagnética em radio-freqüências proporciona o aquecimento do radiador de tal forma que a temperatura é mantida pouco acima do ponto de fusão do silício (1425 oC). Uma vez mergulhada, a semente passa a ser arrastada para fora em um movimento helicoidal, ao mesmo tempo em que o cadinho também é girado e em que ocorre resfriamento. Ao resfriar, a pasta assume a forma do monocristal da semente, até que seja toda consumida. Um lingote cilíndrico de silício monocristalino é assim construído e é posteriormente fatiado por meio de lâminas de diamante. Pelo menos uma face de cada bolacha é polida até ficar com um acabamento espelhado.

5 EPITAXIA Crescimento de filme de silício sobre o “wafer”
Temperaturas altas: 1000 a 1200 oC Ambiente: SiH4 Replicação da estrutura cristalina do “wafer” Possibilidade de dopagem não uniforme do substrato A epitaxia é uma etapa do processo que ocorre uma única vez para se fazer crescer silício monocristalino sobre o “wafer”. Para isto, a bolacha é exposta a um ambiente contendo um composto de silício, como SiH4, em altas temperaturas. As moléculas se decompõem sobre a superfície do “wafer” e os átomos de silício liberados se organizam segundo a mesma orientação do retículo cristalino logo abaixo. A camada de silício depositada epitaxialmente é uma réplica do silício monocristalino do “wafer” e pode ser dopado posteriormente. O nível e tipo da dopagem pode ser diferente daqueles do silício da bolacha.

6 DEPOSIÇÃO DE FILME Filmes utilizados: Função do filme:
Dióxido de Silício Separação entre canal e porta (SiO2) Isolação entre camadas de conexão Proteção seletiva contra implantação iônica Nitreto de Silício Isolação (Si3N4) Proteção seletiva contra oxidação Polissilício Portas de transistores (“gates”) (silício policristalino) Interconexões Resistores Metal Interconexões (alumínio ou ligas) A deposição de filme consiste em cobrir a superfície da bolacha com certos materiais entre os quais: dióxido de silício (SiO2), que é isolante, e serve para separar o canal de inversão do polissilício de porta nos transistores MOS (óxido fino ou de porta), isolar camadas de conexão (óxido espesso ou de campo), proteger áreas da superfície contra a implantação iônica, proteger o circuito do ambiente; Nitreto de silício (Si3N4), que também é isolante, além de proteger áreas do circuito contra a oxidação; Polissilício, conhecido abreviadamente por “poly”, que é dopado, tem condutividade alta e, por isto, serve para a construção da porta dos transistores MOS, de tiras de conexão e de resistores; Metal, normalmente alumínio ou uma liga de alumínio, utilizado para conexões; em processos antigos, era usado para constituir a porta do transistor MOS, donde o seu nome.

7 DEPOSIÇÃO DE FILME Filmes: Método de deposição:
Dióxido de Silício -Oxidação térmica (1000 oC) (SiO2) -CVD – “chemical vapor deposition” (450 a 750 oC) Nitreto de Silício -CVD (750 oC) (Si3N4) Polissilício -CVD (650 oC) (silício policristalino) Metal -evaporação a vácuo (alumínio ou ligas) -“sputtering” O método de deposição do filme varia com o tipo do filme e com as características que se lhes deseja atribuir.

8 LITOGRAFIA Transferência de padrões geométricos para um filme através de máscara Técnica fotográfica: substrato (“wafer” de silício) filme A litografia é o processo pelo qual se transfere o desenho da máscara para o circuito físico. As máscaras são confeccionadas a partir da descrição do circuito integrado através do “lay-out”. O “lay-out” é uma representação gráfica detalhada do circuito que contém como informação a forma, dimensões e disposição de todos os componentes do circuito, segundo as possibilidades da tecnologia e as regras por elas impostas. Várias máscaras são necessárias para diferentes rodadas litográficas. A gravação dos padrões da máscara para o filme a ser recortado pode ser por uma técnica fotográfica, que é o método mais comum, por raios-X ou por feixe de elétrons. Neste último caso, a máscara é desnecessária, pois o feixe eletrônico, muito fino, recorta os desenhos diretamente no filme. A técnica fotográfica é aqui ilustrada. Partimos do “wafer”, sobre o qual foi depositado um filme qualquer (óxido, metal, etc.). Este é o filme que será recortado.

9 LITOGRAFIA Técnica fotográfica polímero: “photoresist” filme
substrato (“wafer” de silício) filme O filme é coberto uniformemente por um polímero, denominado “photoresist”, que tem sensibilidade à radiação ultravioleta (no caso da litografia por raio-X ou por feixe eletrônico, outros tipos de polímero são utilizados, então denominados simplesmente “resist”). O polímero, antes na forma líquida, é endurecido sobre o filme.

10 LITOGRAFIA Técnica fotográfica máscara fotográfica
polímero: “photoresist” substrato (“wafer” de silício) filme A máscara, também chamada fotomáscara neste caso, é posicionada acima do polímero. Ela consiste de uma película transparante, com áreas opacas na forma dos padrões que se deseja transferir para o filme.

11 LITOGRAFIA Técnica fotográfica raios ultra-violeta filme
polímero alterado substrato (“wafer” de silício) filme Por sobre a máscara, faz-se incidir radiação ultravioleta, que só atravessa as áreas transparentes. As áreas do polímero sob as áreas transparentes da máscara são atingidas e sofrem alteração na sua estrutura molecular.

12 LITOGRAFIA Técnica fotográfica solvente orgânico filme
polímero alterado substrato (“wafer” de silício) filme Em seguida, para “revelar” a película de polímero, um solvente orgânico é derramado sobre o mesmo.

13 LITOGRAFIA Técnica fotográfica “Photoresit” negativo:
O filme fica exposto nas regiões sob o polímero que não recebeu radiação polímero alterado substrato (“wafer” de silício) filme Existem dois tipos de “photoresist”: no tipo negativo, o solvente remove as áreas que não foram expostas à radiação. Assim, é sob estas áreas que o filme fica exposto. Quando posteriormente submetido à corrosão (etapa em que será recortado), o filme assumirá um padrão complementar (negativo) ao das partes opacas da máscara.

14 LITOGRAFIA Técnica fotográfica “Photoresit” positivo:
O filme fica exposto nas regiões sob o polímero que recebeu radiação substrato (“wafer” de silício) filme No caso do “photoresist” positivo, que é o mais utilizado, as áreas removidas são as que foram alteradas pela radiação. O filme fica exposto, para posterior corrosão, nas áreas correspondentes às partes opacas da máscara.

15 CORROSÃO Remoção seletiva de porções de um filme depositado por exposição a um reagente químico substrato (“wafer” de silício) filme photoresist A corrosão, então, pode ser realizada de modo seletivo, ou seja apenas nas partes expostas do filme, pois o “photoresist” protege o restante. Para que as áreas expostas do filme sejam removidas, o “wafer” é sumetido a um ambiente quimicamente reativo, que depende do tipo do filme. Para remover SiO2, utiliza-se ácido fluorídrico. O reagente químico não deve afetar nem o polímero nem as camadas sob o filme a ser corroído. Uma importante propriedade da corrosão é seu grau de anisotropia. Quanto mais isotrópica a corrosão, maior sua ação em todas as direções dentro do material. Assim, em lugar de recortar o filme apenas numa direção perpendicular à superfície do “wafer” e mantendo o alinhamento com as paredes do polímero, como seria desejado, a corrosão se espalha horizontalmente, sob o polímero. Portanto, é desejável que a corrosão seja o mais anisotrópica possível: a anisotropia define o grau de precisão na transferência dos padrões da máscara para o filme. Anisotropia da corrosão: grau de precisão na reprodução da máscara - maior em ambientes secos que em ambientes úmidos

16 IMPLANTAÇÃO IÔNICA Dopagem do semicondutor através de bombardeio de átomos ionizados de impurezas íons acelerados substrato (“wafer” de silício) cobertura A implantação iônica serve para alterar a concentração de impurezas de um material. As impurezas bombardeadas sobre a superfície do “wafer” são, comumente, arsênio e fósforo, ambos doadores, e boro, aceitador. O perfil de concentração das impurezas ao longo da profundidade do material dopado apresenta um pico não imediatamente mas um pouco abaixo da superfície. A localização do pico depende da massa da impureza, da dosagem e do material que que foi implantada. As áreas que não devem ser dopadas podem ser protegidas por um polímero, mas também por SiO2, Si3 N4 ou polissilício, contanto que de espessura suficientemente grande. A implantação iônica costuma atingir o substrato sob uma camada de óxido fino, mas não sob uma camada de óxido espesso. A implantação iônica serve principalmente para constituir as regiões de fonte e dreno, para ajustar a tensão de banda plana (conseqüentemente, a tensão de limiar no equilíbrio) e para formar poços de tipo contrário ao substrato. Cobertura: polímero (“resist”), SiO2, Si3N4, polissilício

17 DIFUSÃO Penetração das impurezas dopantes por aplicação de altas temperaturas 1000 oC A difusão é um processo que ocorre naturalmente e nem sempre propositalmente, quando alguma etapa posterior à implantação iônica exige altas temperaturas. Quando isto acontece as impurezas tendem a se difundir, se espalhando a profundidades maiores e também lateralmente. A difusão deve ser prevista no momento em que se definem os parâmetros da implantação iônica. Fósforo é mais difusivo que arsênio e, por isto, se espalha mais num processo de difusão. substrato (“wafer” de silício) Etapas que requerem altas temperaturas são acompanhadas de difusão

18 SEQÜÊNCIA DE PROCESSO CMOS

19 Circuito ilustrativo Admitamos: tecnologia CMOS poço n (substrato p)
canal N canal P Admitamos: tecnologia CMOS poço n (substrato p) “photoresist” positivo Contato dreno-dreno: metal Contato porta-porta: polissilício Para ilustrar os principais passos da seqüência de um processo CMOS, vamos considerar um circuito inversor, onde um transistor canal N e outro canal P têm as portas interligadas entre si, assim como os drenos. No caso das portas o contato é realizado através do polissilício, no caso dos drenos, através de tiras metálicas. Não serão mostrados os acessos aos terminais de substrato nem aos terminais de saída (drenos) e de entrada (portas). O processo ilustrado será o CMOS poço N, no qual os transistores canal N são construídos diretamente no substrato tipo P e os transistores canal P são construídos em um poço do tipo N, por sua vez difundido no substrato tipo P. O processo CMOS poço P é análogo, com os tipos das camadas invertidos. Vamos admitir que o “photoresist” utilizado na litografia é positivo, de modo que as partes transparentes das máscaras, a serem representadas em cor mais clara, vão corresponder às partes do filme expostas à próxima etapa do processo. As diferentes regiões apresentadas em uma seção transversal do “wafer” correspondem a esquemas aproximados, portanto, deve-se abstrair que as bordas são arredondadas, que ocorre difusão e corrosão nas laterais e que o alinhamento não é perfeito.

20 Máscara de poço n implante iônico difusão SiO2 poço n substrato p
Inicialmente, é criado o poço n, utilizando a máscara específica para este fim. A máscara é apresentada de uma vista aérea, enquanto a região do “wafer” a ser trabalhada é vista em corte transversal. O filme de proteção seletiva à implantação iônica é uma camada espessa de dióxido de silício. Note-se que ele foi corroído na área sob a parte transparente da máscara, ou seja, foi nesta região que o polímero, alterado pela radiação, foi removido. Após a implantação de impurezas doadoras no substrato P, segue-se uma difusão para que o poço se aprofunde. substrato p

21 Máscara ativa corrosão Si3N4 SiO2 poço n substrato p
A máscara ativa vai definir as regiões dos transistores (regiões ativas). Pelo desenho da máscara, podemos notar que os dispositivos têm a mesma largura, mas o comprimento do transistor canal P é menor. Antes da litografia, a camada de óxido espesso que serviu para proteção seletiva à implantação iônica do poço N é removida, ao que segue a aplicação da camada de proteção seletiva às próximas etapas (a implantação iônica do “channel-stop” e uma oxidação), desta vez de Si3N4. Entre o substrato e o Si3N4 é formada uma camada fina de SiO2 por oxidação, dita de “alívio de esforço”, cujo objetivo é evitar estragos no “wafer” devidos aos diferentes coeficientes de expansão térmica entre o silício e o Si3 N4. Com a utilização da máscara, estas duas camadas são corroídas exceto sobre as duas regiões ativas. substrato p

22 impede a formação de camadas de inversão parasitas entre difusões n
Máscara de poço p implante de boro Si3N4 SiO2 “p channel stop”: impede a formação de camadas de inversão parasitas entre difusões n poço n Com a máscara de de poço P, que corresponde ao negativo da máscara de poço N, criam-se as regiões de “p channel stop”, que são regiões fortemente dopadas tipo P, cujo objetivo é evitar a formação de caminhos parasitas de condução (canais de inversão parasitas) entre regiões N+ adjacentes. A máscara de poço P protege a região de poço N desta etapa, e o Si3N4 protege as áreas ativas. substrato p

23 Oxidação 1 Formação do óxido de campo:
o Si3N4 atua como máscara (autoalinhamento) poço n Nesta etapa de oxidação, o óxido espesso (ou de campo) é formado por oxidação nas regiões não protegidas pelo Si3N4. Note-se que o crescimento do óxido se dá nos dois sentidos, ao longo da vertical. Também ocorre na horizontal, dando origem ao “bico de pássaro”, não ilustrado. Como o filme de proteção é o mesmo da etapa anterior, dizemos que ocorre auto-alinhamento entre o óxido de campo e as regiões de “p channel stop”. Esta técnica de construção localizada do óxido de campo é conhecida universalmente por LOCOS (“local oxidation of silicon”). substrato p

24 Oxidação 2 Eliminação do Si3N4 e o SiO2
Formação do óxido fino nas áreas ativas poço n Mais uma etapa de oxidação é necessária para a formação do óxido fino (ou de porta). As camadas de Si3 N4 e SiO2 são removidas e uma nova camada de SiO3 é formada sobre as regiões ativas. substrato p

25 Ajuste da tensão de banda plana
substrato p poço n Máscara de poço n Ajuste da tensão de banda plana implante iônico A máscara de poço N é mais uma vez utilizada para uma nova implantação iônica, cuja finalidade é ajustar a tensão de banda plana (e portanto, a tensão de limiar no equilíbrio, da qual depende a tensão de “pinch-off”) do transistor canal P. O óxido fino é permeável a esta implantação iônica.

26 Ajuste da tensão de banda plana
Máscara de poço p Ajuste da tensão de banda plana substrato p poço n implante iônico Utilizando-se a máscara de poço P, mais uma vez, pode-se, de modo semelhante ao passo anterior, ajustar a tensão de banda plana do transistor canal N.

27 Deposição de polissilício - CVD
poço n Polissilício é depositado sobre toda a superfície, através da técnica CVD. substrato p

28 Máscara de polissilício
corrosão poço n Em seguida, utilizando-se a máscara de polissilício, ele é corroído em toda a região sobre a área transparente da máscara. A forma da região opaca da máscara, vista de cima, permite perceber que as portas dos dois transistores são conectadas através do próprio polissilício que as constitui, o que não é observável no corte do “wafer”. substrato p

29 autoalinhamento com polissilício e SiO2
Máscara n+ autoalinhamento com polissilício e SiO2 implante de arsênico n+ poço n A máscara N+ é utilizada para criar as regiões de difusão N+ do transistor canal N. O polissilício de porta do transistor canal N bloqueia o implante de arsênico sob o óxido fino (região do canal). Aqui ocorre, então o auto-alinhamento entre o polissilício e as regiões de difusão N+, prescindindo-se um recorte extra na máscara. substrato p

30 Máscara p+ implante de boro p+ n+ poço n substrato p
Analogamente, a máscara P+ é utilizada para a formação das regiões de difusão do transistor canal P, auto-alinhadas com o polissilício de porta. substrato p

31 Deposição de PSG PSG (“phosphosilicate glass”) = SiO2 dopado com fósforo Isolação: metal n+, p+, polissilício PSG n+ poço n p+ Precedendo a metalização, uma camada de SiO2 dopada com fósforo, conhecida por PSG é depositada através de CVD, para isolar o polissilício e as regiões N+ e P+ do metal. substrato p

32 Máscara de contatos corrosão via PSG p+ n+ poço n substrato p
A máscara de contato permite a corrosão do PSG para formação das vias, ou seja, os cortes por onde o metal vai entrar em contato com as regiões N+ e P+. n+ poço n p+ substrato p

33 Fluidificação do PSG Temperatura alta: 1000oC
Conseqüências: Arredondamento de arestas Difusão das regiões n+ e p+ Redução da eletromigração Em seguida, submete-se o “wafer” a uma temperatura alta para permitir a fluidificação do PSG, de modo que as quinas das paredes das vias são suavizadas. O objetivo é que a espessura do metal depositado sobre estas quinas fique maior, evitando a ruptura do mesmo em regiões estranguladas por um fenômeno conhecido por eletromigração (os átomos do metal são arrancados porque tendem a acompanhar o fluxo eletrônico, quando a corrente é alta). Acompanhando a fluidificação do PSG, ocorre a difusão (não ilustrada) das regiões N+, P+ e de “channel stop”, resultante da exposição do “wafer” a uma temperatura alta. n+ poço n p+ substrato p

34 Deposição de filme de alumínio - metalização
poço n p+ O filme de alumínio é depositado sobre toda a superfície. substrato p

35 Máscara metálica corrosão p+ n+ poço n substrato p
Utilizando a máscara metálica, o filme de alumínio é corroído, exceto sob as partes opacas da máscara. Note-se pelo desenho da máscara que é formada uma conexão metálica entre os drenos dos transistores canal P e canal N, como previsto no diagrama do circuito. Os terminais de fonte são também visíveis. Este contatos alumínio-semicondutor são melhorados, por exposição do “wafer” a 400 oC, o que resulta na formação de ligas Al-Si. n+ poço n p+ substrato p

36 Passivação Camada de SiO2 ou Si3N4 para proteção contra o ambiente p+
Finalmente uma camada de passivação, que pode ser Si3 N4 ou SiO2 depositado através de CVD é espalhada sobre toda a superfície, para proteger o circuito contra o ambiente. n+ poço n p+ substrato p

37 O “LATCH-UP” Latch-up

38 Estruturas parasitas num circuito inversor
VSS VDD NPN PNP Rsub Rwell n- O maior problema da tecnologia CMOS é o “latch-up”, fenômeno de condução parasita que pode ocorrer no chip, semelhante à operação de um tiristor, e que deve-se a presença de estruturas npnp. O “latch-up” pode desencadear um curto-circuito entre as fontes VDD e VSS, levando à auto-destruição do chip. Para ilustrar o “latch-up”, consideremos o inversor CMOS onde são mostradas também as conexões entre o substrato e a fonte VSS e o poço P e a fonte VDD. VSS é a tensão mais negativa do circuito e VDD a tensão mais positiva: estas conexões são necessárias para evitar a polarização direta das junções N+/substrato e P+/poço. No caso ilustrado, as fontes dos transistores canal N e P estão conectadas aos seus respectivos substratos. Existem vários transistores bipolares na estrutura, mas dois são de especial interesse para o exame do “latch-up”: o TBJ NPN fonte N+/substrato/poço N e o TBJ PNP fonte P+/poço N/substrato. As resistências Rsub e Rwell, são resistências de espalhamento dentro dos materiais fracamente dopados do substrato P e do poço N, respectivamente. p- VSS = tensão mais negativa VDD = tensão mais positiva

39 Origem do fenômeno de “latch-up”
NPN PNP Rsub Rwell VSS VDD IE(NPN) O circuito é redesenhado separadamente para uma melhor análise. Consideremos que ocorre um fluxo de carga na região N+ (fonte do MOSFET canal N), dando origem a uma corrente de emissor no TBJ NPN. Isto pode acontecer no momento de conexão da fonte VSS, ou por outras condições ruidosas. Esta corrente faz com que apareça uma queda de tensão da base para o emissor do TBJ NPN. Suposição inicial: corrente de emissor no TBJ NPN

40 Origem do fenômeno de “latch-up”
NPN PNP Rsub Rwell VSS VDD IE(NPN) IC(NPN) A queda de tensão VBE(NPN) através de Rsub, pode aumentar até levar o TBJ NPN a um regime de condução. É quando verificaremos uma corrente de coletor neste transistor. - VBE(NPN) + A queda de tensão entre base e emissor do TBJ NPN cresce até colocá-lo em condução

41 Origem do fenômeno de “latch-up”
NPN PNP Rsub Rwell VSS VDD IE(NPN) IE(PNP) IC(NPN) - VEB(PNP) + IC(NPN) força uma corrente através de Rwell, que está associada à queda de tensão VEB(PNP). Se esta queda se tornar grande o bastante para colocar o transistor PNP em condução, teremos uma corrente de emissor IE(PNP)... - VBE(NPN) + A tensão emissor-base do TBJ PNP cresce até colocá-lo em condução

42 Origem do fenômeno de “latch-up”
NPN PNP Rsub Rwell VSS VDD IE(NPN) IE(PNP) IC(NPN) IC(PNP) - VEB(PNP) + ... e também uma corrente de coletor IC(PNP). Esta corrente vai reforçar a queda de tensão VBE(NPN). Temos então uma realimentação positiva, pois o transistor NPN vai conduzir mais ainda, repetindo-se o processo. - VBE(NPN) + Ocorre uma realimentação positiva: a corrente de coletor do transistor PNP reforça VBE do transitor NPN

43 Origem do fenômeno de “latch-up”
NPN PNP Rsub Rwell VSS VDD IE(NPN) IE(PNP) IC(NPN) IC(PNP) - VEB(PNP) + Os transistores podem entrar em saturação, quando as correntes ficariam limitadas praticamente apenas por Rsub e Rwell. - VBE(NPN) + Após o disparo, as fontes de polarização podem ser curto-circuitadas e a estrutura entra em colapso!

44 Medidas para evitar o “latch-up”
Distanciar as regiões n+ (MOSFET canal N) e p+ (MOSFET canal P) para diminuir o ganho b dos TBJ’s Introduzir vários contatos p+ para o substrato, próximos entre si, para diminuir RSUB Introduzir vários contatos n+ para o poço n, próximos entre si, para diminuir RWELL

45 REFERÊNCIAS N.H. E. Weste, K. Eshraghian, “Principles of CMOS VLSI Design – A Systems Perspective”, Addison Wesley Publishing Company, Reading, 1994. Kaushik Roy, Low Power CMOS VLSI: Circuit Design, Wiley-Interscience, 2000. D. Clein, “CMOS IC Layout : Concepts, Methodologies, and Tools”, Butterworth-Heinemann, 2000. J.A. Borges, E.A. Schmitz, “Projetos de Circuitos Integrados”, Livros Técnicos e Científicos Editora Ltda Mead &Conway, “Introduction to VLSI Systems”, Addison Wesle Publishing Company.


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