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FABRICAÇÃO DE CIs EM TECNOLOGIA CMOS Ana Isabela A. Cunha UFBA.

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1 FABRICAÇÃO DE CIs EM TECNOLOGIA CMOS Ana Isabela A. Cunha UFBA

2 SUMÁRIO ETAPAS BÁSICAS DO PROCESSO DE CIs SEQÜÊNCIA DE PROCESSO CMOS O LATCH-UP REFERÊNCIAS

3 ETAPAS BÁSICAS DO PROCESSO

4 PONTO DE PARTIDA Wafer: bolacha de silício monocristalino diâmetro: 75 mm a 230 mm espessura: < 1 mm Método de Czochralski: produção de silício monocristalino pela imersão e arraste de uma semente em uma pasta de silício policristalino (alta temperatura), acompanhados de rotação e resfriamento

5 EPITAXIA Crescimento de filme de silício sobre o wafer Temperaturas altas: 1000 a 1200 o C Ambiente: SiH 4 Replicação da estrutura cristalina do wafer Possibilidade de dopagem não uniforme do substrato

6 DEPOSIÇÃO DE FILME Filmes utilizados:Função do filme: Dióxido de SilícioSeparação entre canal e porta (SiO 2 )Isolação entre camadas de conexão Proteção seletiva contra implantação iônica Nitreto de SilícioIsolação (Si 3 N 4 )Proteção seletiva contra oxidação PolissilícioPortas de transistores (gates) (silício policristalino)Interconexões Resistores MetalInterconexões (alumínio ou ligas)

7 DEPOSIÇÃO DE FILME Filmes:Método de deposição: Dióxido de Silício-Oxidação térmica (1000 o C) (SiO 2 )-CVD – chemical vapor deposition (450 a 750 o C) Nitreto de Silício-CVD (750 o C) (Si 3 N 4 ) Polissilício-CVD (650 o C) (silício policristalino) Metal-evaporação a vácuo (alumínio ou ligas) -sputtering

8 LITOGRAFIA Transferência de padrões geométricos para um filme através de máscara Técnica fotográfica: substrato (wafer de silício) filme

9 LITOGRAFIA substrato (wafer de silício) filme polímero: photoresist Técnica fotográfica

10 LITOGRAFIA substrato (wafer de silício) filme polímero: photoresist máscara fotográfica Técnica fotográfica

11 LITOGRAFIA substrato (wafer de silício) filme raios ultra-violeta Técnica fotográfica polímero alterado

12 LITOGRAFIA substrato (wafer de silício) filme solvente orgânico polímero alterado Técnica fotográfica

13 LITOGRAFIA O filme fica exposto nas regiões sob o polímero que não recebeu radiação substrato (wafer de silício) filme polímero alterado Photoresit negativo: Técnica fotográfica

14 LITOGRAFIA substrato (wafer de silício) filme O filme fica exposto nas regiões sob o polímero que recebeu radiação Photoresit positivo: Técnica fotográfica

15 CORROSÃO Remoção seletiva de porções de um filme depositado por exposição a um reagente químico substrato (wafer de silício) filme photoresist Anisotropia da corrosão: grau de precisão na reprodução da máscara - maior em ambientes secos que em ambientes úmidos

16 IMPLANTAÇÃO IÔNICA Dopagem do semicondutor através de bombardeio de átomos ionizados de impurezas substrato (wafer de silício) cobertura íons acelerados Cobertura: polímero (resist), SiO 2, Si 3 N 4, polissilício

17 DIFUSÃO Penetração das impurezas dopantes por aplicação de altas temperaturas substrato (wafer de silício) 1000 o C Etapas que requerem altas temperaturas são acompanhadas de difusão

18 SEQÜÊNCIA DE PROCESSO CMOS

19 Circuito ilustrativo canal N canal P Admitamos: tecnologia CMOS poço n (substrato p) photoresist positivo Contato dreno-dreno: metal Contato porta-porta: polissilício

20 SiO 2 substrato p poço n Máscara de poço n implante iônico difusão

21 SiO 2 substrato p poço n Si 3 N 4 Máscara ativa corrosão

22 SiO 2 substrato p poço n Si 3 N 4 Máscara de poço p implante de boro p channel stop: impede a formação de camadas de inversão parasitas entre difusões n

23 substrato p poço n Oxidação 1 Formação do óxido de campo: o Si 3 N 4 atua como máscara (autoalinhamento)

24 substrato p poço n Oxidação 2 Formação do óxido fino nas áreas ativas Eliminação do Si 3 N 4 e o SiO 2

25 substrato p poço n Máscara de poço n Ajuste da tensão de banda plana implante iônico

26 Máscara de poço p Ajuste da tensão de banda plana substrato p poço n implante iônico

27 substrato p poço n Deposição de polissilício - CVD polissilício

28 substrato p poço n Máscara de polissilício corrosão

29 substrato p poço n Máscara n+ n+ implante de arsênico autoalinhamento com polissilício e SiO 2

30 substrato p poço n Máscara p+ n+ implante de boro p+

31 PSG substrato p poço n Deposição de PSG n+ p+ PSG (phosphosilicate glass) = SiO 2 dopado com fósforo Isolação:metal n+, p+, polissilício

32 PSG substrato p poço n Máscara de contatos n+ p+ corrosão via

33 substrato p poço n Fluidificação do PSG n+ p+ Temperatura alta: 1000 o C Conseqüências:Arredondamento de arestas Difusão das regiões n+ e p+ Redução da eletromigração

34 substrato p poço n Deposição de filme de alumínio - metalização n+ p+

35 substrato p poço n Máscara metálica n+ p+ corrosão

36 substrato p poço n Passivação n+ p+ Camada de SiO 2 ou Si 3 N 4 para proteção contra o ambiente

37 O LATCH-UP

38 p+n+p+ n+ V SS V DD Estruturas parasitas num circuito inversor NPN PNP R sub R well p- V SS = tensão mais negativa V DD = tensão mais positiva n-

39 Origem do fenômeno de latch-up NPN PNP R sub R well V SS V DD I E(NPN) Suposição inicial: corrente de emissor no TBJ NPN

40 Origem do fenômeno de latch-up NPN PNP R sub R well V SS V DD - V BE(NPN) + I E(NPN) A queda de tensão entre base e emissor do TBJ NPN cresce até colocá-lo em condução I C(NPN)

41 Origem do fenômeno de latch-up NPN PNP R sub R well V SS V DD - V BE(NPN) + I E(NPN) I C(NPN) A tensão emissor-base do TBJ PNP cresce até colocá-lo em condução - V EB(PNP) + I E(PNP)

42 Origem do fenômeno de latch-up NPN PNP R sub R well V SS V DD - V BE(NPN) + I E(NPN) I C(NPN) - V EB(PNP) + I E(PNP) Ocorre uma realimentação positiva: a corrente de coletor do transistor PNP reforça V BE do transitor NPN I C(PNP)

43 Origem do fenômeno de latch-up NPN PNP R sub R well V SS V DD - V BE(NPN) + I E(NPN) I C(NPN) - V EB(PNP) + I E(PNP) Após o disparo, as fontes de polarização podem ser curto-circuitadas e a estrutura entra em colapso! I C(PNP)

44 Medidas para evitar o latch-up Distanciar as regiões n+ (MOSFET canal N) e p+ (MOSFET canal P) para diminuir o ganho dos TBJs Introduzir vários contatos p+ para o substrato, próximos entre si, para diminuir R SUB Introduzir vários contatos n+ para o poço n, próximos entre si, para diminuir R WELL

45 REFERÊNCIAS N.H. E. Weste, K. Eshraghian, Principles of CMOS VLSI Design – A Systems Perspective, Addison Wesley Publishing Company, Reading, Kaushik Roy, Low Power CMOS VLSI: Circuit Design, Wiley- Interscience, D. Clein, CMOS IC Layout : Concepts, Methodologies, and Tools, Butterworth-Heinemann, J.A. Borges, E.A. Schmitz, Projetos de Circuitos Integrados, Livros Técnicos e Científicos Editora Ltda Mead &Conway, Introduction to VLSI Systems, Addison Wesle Publishing Company.


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