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Experiência 10 - PLL – Phase Locked Loop Prof. Marcos Stefanelli Vieira & Paulo Alves Garcia Laboratório de Comunicações I Parte 3: PLL integrado 4046.

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1 Experiência 10 - PLL – Phase Locked Loop Prof. Marcos Stefanelli Vieira & Paulo Alves Garcia Laboratório de Comunicações I Parte 3: PLL integrado 4046 Objetivo: Ensaiar e analisar o funcionamento do PLL integrado Verificar a obtenção do sincronismo e a sua aplicação como sintetizador de freqüências. Lista de material 1 Osciloscópio 1 Gerador de Áudio 1 Fonte de Tensão DC 1 CI CMOS CI CMOS Resistor de 6K8 1 Resistor de 100K 1 Resistor de 680K 1 Resistor de 1M 1 Capacitor de 10nF 1 Capacitor de 2,2 F Cabos

2 Experiência 10 - PLL – Phase Locked Loop Prof. Marcos Stefanelli Vieira & Paulo Alves Garcia Laboratório de Comunicações I Parte Prática Esta experiência se divide em duas partes. A primeira consiste na montagem do PLL na situação descrita pela figura 1, onde o VCO do PLL é diretamente conectado ao detector de fase. Nesta condição o PLL (o VCO) tentará se sincronizar com a freqüência externa aplicada na sua entrada (pino 14). Na segunda parte, é introduzido um contador divisor por 100 entre o VCO e o circuito comparador de fase. Neste caso, como o PLL tentará se sincronizar com uma freqüência dividida por 100, o VCO irá então oscilar em uma freqüência 100 vezes maior que a freqüência de entrada. Temos assim um sintetizador de freqüências. Parte 3: PLL integrado 4046

3 Experiência 10 - PLL – Phase Locked Loop Prof. Marcos Stefanelli Vieira & Paulo Alves Garcia Laboratório de Comunicações I Parte 3: PLL integrado 4046 fig. 1 – Interligação do PLL 4046

4 Experiência 10 - PLL – Phase Locked Loop Prof. Marcos Stefanelli Vieira & Paulo Alves Garcia Laboratório de Comunicações I Configuração 1: a)Montar o PLL no circuito da figura 1 - configuração (1), com os valores: R1=6K8, R2=680K, R3=1M, R4=100K, C1=10nF, C2=2,2 F (poliester). b)Aplicar a alimentação de 5Vcc ao circuito. Obs. Nunca aplique nenhum sinal à entrada dos CIs CMOS antes de ligar a alimentação a eles. c)Fora do circuito, ajustar o gerador de sinais em onda quadrada, na freqüência de 100Hz, para 5V pico a pico (real, medido no osciloscópio). Inserir um offset para deslocar o sinal para cima, de maneira a fazer com que o sinal varie efetivamente entre 0V e 5V. d)Verificar com o osciloscópio, o sinal gerado pelo VCO do PLL (pino 4), sem sinal de entrada. Medir a sua freqüência. e)Aplicar o gerador de sinais previamente ajustado na entrada do PLL (pino 14). Conectar o canal 1 do osciloscópio no pino 14 e o canal 2 na saída do VCO (pino 4). Sincronizar a varredura do osciloscópio pelo sinal do canal 1. Verificar o que ocorre com a freqüência do sinal no canal 2. Variar a freqüência do sinal de entrada (pino 14) para valores maiores. Verificar em que freqüência começa a ocorrer o sincronismo. Verificar até que freqüência ocorrerá o sincronismo. Medir a faixa de captura e a faixa de retenção. f)Aplicar o canal 2 do osciloscópio à entrada do VCO (pino 9) e verificar a tensão nesse ponto, quando varia-se a freqüência de entrada. Parte 3: PLL integrado 4046

5 Experiência 10 - PLL – Phase Locked Loop Prof. Marcos Stefanelli Vieira & Paulo Alves Garcia Laboratório de Comunicações I Configuração 2: a)Montar o circuito divisor por 100, utilizando o CI 4518, conforme o circuito da figura 2, conectado ao PLL, conforme o circuito da figura 1 - configuração (2). b)Aplicar o sinal do gerador de sinais previamente ajustado como no ítem c) da parte 1 (f=100Hz), na entrada do PLL (pino 14). Conectar o canal 1 do osciloscópio no pino 14 e o canal 2 na saída do VCO (pino 4). Verificar o que ocorre com a freqüência do sinal no canal 2. Aplicar o canal 2 do osciloscópio ao pino 3 do PLL (segunda entrada do comparador de fase). Verificar o que ocorre com a freqüência do sinal no canal 2. c)Retornar o canal 2 do osciloscópio à saída do VCO (pino 4). Variar a freqüência do sinal na entrada do PLL (pino 14) e verificar o que ocorre com a freqüência do VCO. d)Modelar um PLL através do software MATLAB. Parte 3: PLL integrado 4046 fig. 2 – Interligação do contador / divisor por 100 com o 4518

6 Experiência 10 - PLL – Phase Locked Loop Prof. Marcos Stefanelli Vieira & Paulo Alves Garcia Laboratório de Comunicações I Parte 3: PLL integrado 4046 fig. 3 – Diagrama de blocos do PLL 4046

7 Experiência 10 - PLL – Phase Locked Loop Prof. Marcos Stefanelli Vieira & Paulo Alves Garcia Laboratório de Comunicações I Parte 3: PLL integrado 4046 fig. 4 – Diagrama de blocos do contador 4518 contador 4518


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