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Subsistemas de memória
Livro Introdução à Organização de Computadores Capítulos: 4 – Memória Principal 5 – Memória Cache 9 – Memoria Secundária
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Memória Cache – Comparação DRAM SRAM Fonte: Fonte: class/ece2030/Lectures/memory/index.html
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Diferenças de velocidade No caso de armazenamento secundário, esse tempo aumenta para a casa de ms. Como resolver esse problema? Processador ~.5ns a 2ns Transferência: ~100ns Memória principal
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Memória Cache – Princípio de localidade Em um programa as instruções são ordenadas sequencialmente; Em execução, a CPU busca as instruções sequencialmente.
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. Processador ~.5ns a 2ns Transferência: ~1ns Memória cache Memória principal Transferência: ~100ns
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Processo: CPU envia pedido de dados pelo barramento de endereços; Controle de cache intercepta o pedido e interpreta a informação; Se a informação estiver disponível, já a devolve (acerto ou hit); Do contrário envia o pedido à memória principal (falha ou miss); No caso de falha, para aproveitar o princípio de localidade, o controle de cache já solicita mais dados da memória;
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.
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Elementos de projeto de cache Mapeamento Algoritmos de substituição Política de escrita Níveis de cache Tamanho do cache Largura de linha do cache
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Mapeamento direto
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Mapeamento direto - endereços Cache Memória principal Byte 1 Byte 2 Tag Byte 00000 Byte 00001 Byte 00010 Byte 00011 Byte 11100 Byte 11101 Byte 11110 Byte 11111 Bloco 0000 Bloco 0001 Bloco 1110 Bloco 1111 Tag Byte Linha 5 bits
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Mapeamento direto – endereços Exemplo (32 bytes MP, 8 bytes cache, linhas de 2 bytes): Tag 2 bits, linha 2 bits, byte 1 bit; Arquitetura x86 (4GB MP, 64KB cache, linhas de 64 bytes): Tag 16 bits, linha 10 bits, byte 6 bits.
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Mapeamento associativo - endereços Cache Memória principal Byte 1 Byte 2 Tag Byte 00000 Byte 00001 Byte 00010 Byte 00011 Byte 11100 Byte 11101 Byte 11110 Byte 11111 Bloco 0000 Bloco 0001 Bloco 1110 Bloco 1111 Tag Byte 5 bits
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Mapeamento Associativo por conjuntos
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Algoritmos de substituição LRU (Least recently used) FIFO (First in-first out) LFU (Least frequently used) Aleatório
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Política de escrita no cache Escrita em ambas (write through); Escrita somente no retorno (write back); Escrita uma vez (write once).
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Níveis de cache Variável atualmente de 1 a 3. 3 níveis é comum hoje em dia com múltiplos processadores; Pode ser dividido para dados e instruções, ou então unificado;
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Tamanho de memória cache Tamanho depende de equilíbrio entre tamanho da MP, relação acerto/faltas, tempo de acesso da MP e das memórias cache, custo por bit das memórias e natureza dos programas executados
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