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Arquitetura e organização de computadores Aula 06 Lógica temporizada Prof. Diovani Milhorim.

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1 Arquitetura e organização de computadores Aula 06 Lógica temporizada Prof. Diovani Milhorim

2 Lógica temporizada Na comunicação entre UCP e memória, as instruções, os dados e os endereços "trafegam" no computador através dos barramentos (de dados, de endereços e de controle), sob a forma de bits representados por sinais elétricos: Tensão positiva alta ("high" – próxima de 3 volts) significando "1" Tensão baixa ("low" - próxima de zero) significando "0". Mas os dados no computador não ficam estáticos; pelo contrário, a cada ciclo (cada "estado") dos circuitos, os sinais variam, de forma a representar novas instruções, dados e endereços.

3 Lógica temporizada os sinais ficam estáticos apenas por um curto espaço de tempo. Tempo necessário e suficiente para os circuitos poderem detectar os sinais presentes no barramento naquele instante e reagir de forma apropriada.

4 Lógica temporizada Periodicamente, uma nova configuração de bits é colocada nos circuitos, e tudo isso só faz sentido se pudermos de alguma forma organizar e sincronizar essas variações, de forma a que, num dado instante, os diversos circuitos do computador possam "congelar" uma configuração de bits e processá-las.

5 Lógica temporizada É preciso que exista um elemento, que forneça uma base de tempo para que os circuitos e os sinais se sincronizem. Este circuito é chamado clock Clock - o relógio interno do computador. Cada um dos estados diferentes que os circuitos assumem, limitados pelo sinal do clock, é chamado um ciclo de operação.

6 Lógica temporizada Clock A Unidade de Controle da UCP envia a todos os componentes do computador um sinal elétrico regular - o pulso de "clock" - que fornece uma referência de tempo para todas as atividades e permite o sincronismo das operações internas.

7 Lógica temporizada Clock O clock é um pulso alternado de sinais de tensão, gerado pelos circuitos de relógio (composto de um cristal oscilador e circuitos auxiliares).

8 Lógica temporizada Ciclo de Operação

9 Lógica temporizada Ciclo de Operação Cada um destes intervalos regulares de tempo é delimitado pelo início da descida do sinal, equivalendo um ciclo à excursão do sinal por um "low"e um "high" do pulso. O tempo do ciclo equivale ao período da oscilação. A física diz que período é o inverso da freqüência. Ou seja, P = 1 / f A freqüência f do clock é medida em hertz. Por exemplo, se f = 10 hz logo P = 1/10 = 0,1 s.

10 Lógica temporizada Ciclo de Operação 1 Mhz (1 megahertz) equivale a um milhão de ciclos por segundo. Sendo a freqüência de um processador medida em megahertz, o período será então medido em nanosegundos: f = 10 Mhz = 10 x 10^6 hz P = 1 / (10*10^6) = 100 ns (100 nanosegundo).

11 Lógica temporizada Ciclo de Operação Quando se diz que um processador é de 200 Mhz, significa que seu ciclo de operação será de: 1 / s = 5 x 10^-9 s ou seja, 5 ns.

12 Lógica temporizada Ciclo de Operação

13 Lógica temporizada Ciclo de Operação Na prática, o aumento no clock de um processador faz com que mais instruções possam ser realizadas em um mesmo intervalo de tempo.

14 Lógica temporizada Ciclo de Operação Os primeiros computadores tinham um único sinal de clock geral, válido para UCP, memória, barramentos de E/S (entrada / saída), etc. À medida que a tecnologia foi se aperfeiçoando, a freqüência de clock de operação dos processadores (e, em menor escala, também a das memórias) aumentou em uma escala muito maior que a dos demais componentes. Desta forma, foi necessário criar diferentes pulsos de clock para acomodar as freqüências de operação dos diferentes componentes.

15 Lógica temporizada Ciclo de Operação Exemplo: familia intel i7

16 Lógica temporizada Ciclo de Operação Exemplo: familia AMD Opteron – six core

17 Lógica temporizada Ciclo de Operação Front side bus: O barramento frontal funciona como uma conexão entre a CPU e o restante do hardware através do chipset. Este chipset é geralmente dividido em northbridge e southbridge, e serve de ponto de conexão para todos os outros barramentos do sistema.

18 Lógica temporizada Front side bus.

19 Lógica temporizada Ciclo de Operação Front side bus: Barramentos tais como o PCI, AGP e de memória conectam-se ao chipset para que os dados fluam entre os dispositivos conectados. Estes barramentos secundários geralmente operam em frequências derivadas do clock do barramento frontal, mas não são necessariamente sincronizados com ele.

20 Lógica temporizada Ciclo de Operação Front side bus: A frequência na qual um processador (UCP) opera é determinada aplicando-se um multiplicador de clock à frequência do barramento frontal (FSB)

21 Lógica temporizada Ciclo de Operação Front side bus: Exemplo: um processador que opere em 550 MHz pode estar usando um FSB de 100 MHz FSB. Isto significa que há uma configuração do multiplicador de clock (também denominada razão barramento/núcleo) de 5,5. A UCP é ajustada para operar a 5,5 vezes a frequência do barramento frontal: 100 MHz × 5,5 = 550 MHz. Variando o FSB ou o multiplicador, podem ser atingidas diferentes frequências de UCP.

22 Lógica temporizada Ciclo de Operação Front side bus: Ajustar a frequência do FSB está diretamente relacionado com a frequência de funcionamento da memória usada em um sistema. O barramento de memória conecta o northbridge e a RAM, da mesma forma que o barramento frontal conecta a UCP e o northbridge. Frequentemente, estes dois barramentos operam na mesma frequência. Aumentar a frequência do barramento fontal para 170 MHz, na maioria dos casos também significa que a memória está operando em 170 MHz.

23 Lógica temporizada Ciclo de Operação Front side bus: Em sistemas mais recentes, é possível ver a memória em proporções de "4:5" e similares. A memória irá operar 5/4 vezes mais rápida do que o FSB, nesta situação, significando que um barramento de 133 MHz pode operar com a memória em 166 MHz.

24 Lógica temporizada Ciclo de Operação Front side bus: Semelhante ao barramento de memória, os barramentos PCI e AGP também podem operar de modo assíncrono em relação ao barramento frontal. Em sistemas antigos, estes barramentos operavam a uma fração da frequência do barramento frontal. Esta fração era ajustada no BIOS. Em sistemas mais novos, os barramentos periféricos PCI, AGP e PCI Express frequentemente recebem seus próprios sinais de clock, os quais eliminam sua dependência do barramento frontal para temporização.

25 Lógica temporizada Ciclo de Operação O Quickpath interconnect, QPI é uma conexão ponto-a-ponto unidirecional de alta velocidade, empacotada, desenvolvida na segunda metade de 2008 pelo Intel MMDC (Massachusetts Microprocessor Design Center), por membros da DEC Alpha's Development Group (adquirida pela Intel). É usado em processadores para comunicação com dispositivos de I/O, tais como placas de vídeo e controladoras.

26 Lógica temporizada Ciclo de Operação O Quickpath interconnect, Os processadores que implementam o Quickpath como o core i7 contam ainda com um controlador de memória DDR3 integrado de 3 canais, o que aumenta a largura de banda total do processador e diminui a latência de acesso a memória, já que com o controlador implementado diretamente no die do processador, a memória é acessada diretamente, o que não acontecia com o legado Front Side Bus, onde os dados que trafegavam entre a memória e o processador passavam por esse barramento, criando assim um gargalo.


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