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EE141 1 FABRICAÇÃO DOS WAFERS 1. Processo de Fabricação Obtenção de Silício Monocristalino suporte semente de silício monocristalino silício puro fundido.

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1 EE141 1 FABRICAÇÃO DOS WAFERS 1

2 Processo de Fabricação Obtenção de Silício Monocristalino suporte semente de silício monocristalino silício puro fundido Ao contato com a semente o silício fundido começa a cristalizar seguindo a orientação dos cristais da semente

3 Obtenção de Silício Monocristalino lingote de silício monocristalino Após o lingote adquirir o diâmetro desejado, ele começa a ser puxado para cima Processo de Fabricação

4 Obtenção de Silício Monocristalino Processo de Fabricação

5 Silicon Ingot A single crystal of silicon, a silicon ingot, grown by the Czochralski technique. The diameter of the ingot is 6 inches – 15 cm. (Courtesy of Texas Instruments. ATUAL!

6 Corte dos wafers Processo de Fabricação Antes do corte dos wafers é efetuado um corte de marcação da orientação dos eixos x/y.

7 Polimento dos lingotes de silício monocristalino Processo de Fabricação Após o crescimento do lingote de silício monocristalino, este passa por um processo de polimento, antes do corte em fatias (wafers).

8 Polimento dos wafers de silício monocristalino Processo de Fabricação Cada wafer passa individualmente por um processo de polimento, tanto das bordas como de suas superfícies.

9 Planarization: Polishing the Wafers From Smithsonian, 2000

10 Polimento e limpeza dos wafers de silício monocristalino Processo de Fabricação

11 A sala limpa - INTEL

12

13 A sala limpa usa uma iluminação laranja e não branca como as demais salas limpas, isso porque o material fotossensível reage à luz branca.

14 Tecnologia 90nm (INTEL Pentium)

15 Tecnologia 65nm (INTEL Pentium) Foram chamados pela Intel de Presler, nesta tecnologia destaca-se o alto poder de overclock que este processador oferece, isso porque ele aquece relativamente muito pouco. O Presler é composto de 2 núcles de 65nm chamados Cedar Mill, o que torna ele um chip binuclear. Foram lançados no segundo semestre de 2005, na arquitetura do Pentium D. O núcleo do Presler possui 376 milhões de transistores ocupando uma área de 162mm2. As principais características que a tecnologia de 65nm nos oferece são as seguintes: Núcleo do Presler (65nm).

16 EE FABRICAÇÃO DOS CIRCUITOS INTEGRADOS 16

17 EE CMOS Process 17polisilícioAl SiO 2 poço N substrato P - N+N+N+N+ N+N+N+N+ P+P+P+P+ P+P+P+P+

18 EE A Modern CMOS Process 18 Dual-Well Trench-Isolated CMOS Process

19 EE Circuit Under Design 19

20 EE Its Layout View 20

21 EE CMOS Process at a Glance (1/5) 21 Define active areas Etch and fill trenches Implant well regions Deposit and pattern polysilicon layer Implant source and drain regions and substrate contacts Create contact and via windows Deposit and pattern metal layers

22 EE CMOS Process Walk-Through (2/5) 22 p + p-epi (a) Base material: p+ substrate with p-epi layer Camada epitaxial: 2 m, onde são fabricados os transistores 2 m 100 m a 500 m p + p-epi SiO 2 3 SiN 4 (b) After gate-oxide growth and sacrificial nitride deposition (acts as a buffer layer): implantação iônica ou CVD. Área ativa: onde são implantados os transistores. Área de campo: restante da superfície. SI 2 N 4 – (nitreto de silício) – delimita e protege a área ativa. p+ (c) After plasma etch of insulating trenches using the inverse of the active area mask Remove-se por corrosão, expõe a área de campo

23 EE CMOS Process Walk-Through (3/5) 23 SiO 2 (d) After trench filling, CMP planarization, and removal of sacrificial nitride CMP: Chemical/Mechanical Planarization. Crescimento do óxido de campo por deposição (CVD). Óxido de campo: maior isolação elétrica. óxido de campo (e) After n-well and V Tp adjust implants n Criação do Poço N (f) After p-well and V Tn adjust implants p Criação do Poço P 3 SiN 4

24 EE CMOS Process Walk-Through (4/5) 24 (g) After polysilicon deposition (sputtering) and etch. poly(silicon)

25 EE CMOS Process Walk-Through (5/5) 25

26 EE Advanced Metallization 26

27 EE Etapas do Processo de Fabricaçãopara Tecnologia CMOS N-Well Típica

28 EE Etapas do Processo de Fabricaçãopara Tecnologia CMOS P-Well Típica:máscaras de litografia (1/2)

29 EE Etapas do Processo de Fabricaçãopara Tecnologia CMOS P-Well Típica:máscaras de litografia (2/2)

30 EE Obs: falta a camada de SiO 2 nestas etapas! Etapas do Processo de Fabricaçãopara Tecnologia CMOS SOI (1/2) No final do processo, este vai ser o óxido de gate!

31 EE Etapas do Processo de Fabricaçãopara Tecnologia CMOS SOI (2/2)

32 EE Advanced Metallization 32

33 EE REGRAS DE PROJETO 33

34 EE D Perspective 34 Polysilicon Aluminum

35 EE Design Rules Interface between designer and process engineer Guidelines for constructing process masks Unit dimension: Minimum line width –scalable design rules: lambda parameter –absolute dimensions (micron/nano rules) 35

36 EE CMOS Process Layers 36 Layer Polysilicon Metal1 Metal2 Contact To Poly Contact To Diffusion Via Well (p,n) Active Area (n+,p+) ColorRepresentation Yellow Green Red Blue Magenta Black Select (p+,n+) Green Select the areas to be doped inside an Active Area

37 EE Layers in 0.25 m CMOS process

38 EE Intra-Layer Design Rules 38 Metal2 4 3

39 EE Transistor Layout 39

40 EE Vias and Contacts 40

41 EE Select Layer 41

42 EE CMOS Inverter Layout 42

43 EE ,25 2,

44 EE Layout Editor 44

45 max Layer Representation Metals (five) and vias/contacts between the interconnect levels l Note that m5 connects only to m4, m4 only to m3, etc., and m1 only to poly, ndif, and pdif l Some technologies support stacked vias Wells (nw) and other select areas (pplus, nplus, prb) Active – substrate (poly gates), transistor channels (nfet, pfet), source and drain diffusions (ndif, pdif), and well contacts (nwc, pwc) Not used with MicroWind! Not used with MicroWind!

46 CMOS Inverter max Layout V DD GND NMOS (2/.24 = 8/1) PMOS (4/.24 = 16/1) metal2 metal1 polysilicon In Out metal1-poly via metal2-metal1 via metal1-diff via pfet nfet pdif ndif

47 EE Design Rule Checker 47 poly_not_fet to all_diff minimum spacing = 0.14 um.

48 EE Sticks Diagram In Out V DD GND Stick diagram of inverter Dimensionless layout entities Only topology is important Final layout generated by compaction program

49 EE Packaging (empacotamento) 49

50 EE Packaging Requirements Electrical: Low parasitics Mechanical: Reliable and robust Thermal: Efficient heat removal Economical: Cheap 50

51 EE Bonding Techniques 51

52 EE Tape-Automated Bonding (TAB) 52 Chip On Board (COB)

53 EE141 Chip on Board (COB)

54 EE Flip-Chip Bonding 54

55 EE Package-to-Board Interconnect 55

56 EE Package Types 56

57 EE Package Types

58 EE Package Parameters 58

59 EE Multi-Chip Modules 59


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