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The Brazil-IP Network Projeto de Testabilidade Guido Araujo Outubro 2005 Automatic Test Pattern Generation.

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Apresentação em tema: "The Brazil-IP Network Projeto de Testabilidade Guido Araujo Outubro 2005 Automatic Test Pattern Generation."— Transcrição da apresentação:

1 The Brazil-IP Network Projeto de Testabilidade Guido Araujo Outubro 2005 Automatic Test Pattern Generation

2 The Brazil-IP Network Resumo Introdução à teste Modelos de falha Equivalência e colapso de falhas Algoritmos para ATPG Teste funcional ATPG sequencial Teste de memórias

3 The Brazil-IP Network Projeto, Fabricação e Comercialização de CIs DH PROJETO FAB 1 FABRICAÇÃO TESTE MERCADO FAB 2 Permite negociar preço e prazo !! 99% erros !! 1% erros !! Erro: volta !!

4 The Brazil-IP Network Testabilidade Como garantir que todos os milhões de fios e transistores deste die estão corretos ?

5 The Brazil-IP Network Aspectos Econômicos Custo do teste –Geração e aplicação As alternativas: –US$ 0.3 para detectar o defeito no chip –US$ 3.0 para detectar o defeito na placa –US$ 30.0 para detectar o defeito no sistema –US$ para detectar o defeito no campo

6 The Brazil-IP Network Aspectos Econômicos (cont.) Cálculo do custo –Defect-Level (DL): % de componentes entregues com defeito –Yield (Y): rendimento do processo de manufatura –Fração testada (T): % de possíveis defeitos que foram testados DL = 1 – Y (1-T) T = 1 – log (1 – DL) / log Y Exemplo: DL = 2%, Y = 10% T = Desirable DL = 10 / 10 6 ou 0.001% Na indústria: DL = 200 / 10 6 Cost (US$) T (%)

7 The Brazil-IP Network Resumo Introdução à teste Modelos de falha Equivalência e colapso de falhas Algoritmos para ATPG Teste funcional ATPG sequencial Teste de memórias

8 The Brazil-IP Network Modelos de Falha Stuck-at Stuck-open Stuck-on Bridging Gate delay Path delay

9 The Brazil-IP Network Modelos de Falha (cont.) Stuck-at (s-at) –Modela muito bem curtos e aberturas de fios –Pode ser aplicado tanto a nível de porta como em circuitos CMOS x 1 x 2 x 3 6 G1G1 G2G2 G3G X 0 1 está s-a-0

10 The Brazil-IP Network Modelos de Falha (cont.) Stuck-at (s-at) –Modela muito bem curtos e aberturas de fios –Pode ser aplicado tanto a nível de porta como em circuitos CMOS x 1 x 2 x 3 6 G1G1 G2G2 G3G X 0 1 está s-a-0 { Vetor de teste 1

11 The Brazil-IP Network Modelos de Falha (cont.) Stuck-at (s-at) –Modela muito bem curtos e aberturas de fios –Pode ser aplicado tanto a nível de porta como em circuitos CMOS x 1 x 2 x 3 6 G1G1 G2G2 G3G X 0 1 está s-a-0 { Vetor de teste 1 0 D

12 The Brazil-IP Network Modelos de Falha (cont.) Stuck-at (s-at) –Modela muito bem curtos e aberturas de fios –Pode ser aplicado tanto a nível de porta como em circuitos CMOS x 1 x 2 x 3 6 G1G1 G2G2 G3G X 0 1 está s-a-0 { Vetor de teste 1 0 D 0 1 D ERRO !!

13 The Brazil-IP Network Modelos de Falha (cont.) Agora é com você (5 min.) ! –Quem eu ? Sim, você mesmo…. x 1 x 2 x 3 6 G1G1 G2G2 G3G X 1 4 está s-a-1 { Vetor de teste ?

14 The Brazil-IP Network Modelos de Falha (cont.) Modelo s-at para CMOS –Modelar redes nMOS ou pMOS como portas V y V DD V x 1 V x 2 x 1 x 2 3 y X 1212 Usando rede nMOS 1

15 The Brazil-IP Network Modelos de Falha (cont.) Stuck-open (s-op) –Modela transistores em aberto V y V DD V x 1 V x 2 x 1 x 2 y x 1 x y Teste para } 1 s-op } 3 s-op ou 4 s-op } 2 s-op Demora a descarregar É preciso fazer isto antes 01 = em s-a-1 x 1 10 = em s-a-1 x 2 11 = em s-a-0 x 2 x 1

16 The Brazil-IP Network Modelos de Falha (cont.) Stuck-on (s-on) –Modela transistores em curto V y V DD V x 1 V x x 1 x 2 01 s-on T3 V DD R p R n 2 R n + 2 V y = IDDQ

17 The Brazil-IP Network Modelos de Falha (cont.) Stuck-on (s-on) –Modela transistores em curto V y V DD V x 1 V x x 1 x 2 11 T1 s-on V DD R p R n 2 R n + 2 V y = IDDQ

18 The Brazil-IP Network Modelos de Falha (cont.) Stuck-on (s-on) –Modela transistores em curto V y V DD V x 1 V x x 1 x T1 s-on T3 V DD R p R n 2 R n + 2 V y = V R p R n 2 R n + 2 V y = Como distinguir ? IDDQ

19 The Brazil-IP Network Modelos de Falha (cont.) Stuck-on (s-on) –Modela transistores em curto V y V DD V x 1 V x x 1 x T1 s-on T3 V DD R p R n 2 R n + 2 V y = V R p R n 2 R n + 2 V y = Como distinguir ? Usar Built-In Current Sensing BICS IDDQ 10%-15% atraso De outra forma somente cobre 50% dos s-on

20 The Brazil-IP Network Modelos de Falha (cont.) Bridging –Modela curto entre sinais de circuitos CMOS 101 = Valor intermediário entre 0 Vdd mais para 0 (bridge comporta-se como wire-and)

21 The Brazil-IP Network Modelos de Falha (cont.) Bridging –Modela curto entre sinais de circuitos CMOS V y2 V DD V x 1 V x V y V V DD V x 3 V y1 011 = Valor intermediário entre 0 Vdd mais para Vdd (bridge comporta-se como wire-or)

22 The Brazil-IP Network Modelos de Falha (cont.) Bridging –Modela curto entre sinais de circuitos CMOS V y2 V DD V x 1 V x V y V V DD V x 3 V y1 011 = Valor intermediário entre 0 Vdd mais para Vdd (bridge comporta-se como wire-or) 101 = Valor intermediário entre 0 Vdd mais para 0 (bridge comporta-se como wire-and) USAR BICS !

23 The Brazil-IP Network Modelos de Falha (cont.) Transisiton (gate) Delay –Captura problemas de transição lógica na porta –Aplicar uma transição (0 – 1 ou 1 – 0) B 6 G1G1 G2G2 G3G3 4 5 A X

24 The Brazil-IP Network Modelos de Falha (cont.) B 6 G1G1 G2G2 G3G3 4 5 X { Vetores de teste 1 A Transisiton (gate) delay

25 The Brazil-IP Network Modelos de Falha (cont.) B 6 G1G1 G2G2 G3G3 4 5 X { Vetores de teste 1 A Transisiton (gate) delay 0

26 The Brazil-IP Network Modelos de Falha (cont.) B 6 G1G1 G2G2 G3G3 4 5 { Vetores de teste A X Vdd Atraso na porta !! Transisiton (gate) delay

27 The Brazil-IP Network Modelos de Falha (cont.) Path Delay –Captura problemas de transição lógica (RC) –Aplicar uma transição (0 – 1 ou 1 – 0) 6 G3G3 4 5 A Vdd

28 The Brazil-IP Network Modelo de Falhas em CMOS Método Reddy-Agrawal-Jain –Mapear falhas em circuitos CMOS no modelo de portas –Falhas s-op e s-on nos transistores e s-at nos sinais são mapeadas para falhas s-at em um modelo de portas –Em seguida algoritmos de ATPG para portas é utilizado para gerar os vetores de teste Mapeamento –Duas fases: REDUCE: Redução das redes nMOS/pMOS EQUIVALENT: Conversão das redes reduzidas para circuitos com portas lógicas

29 The Brazil-IP Network Modelo de Falhas em CMOS(cont.) REDUCE 1.Associar um índice único para cada transistor da rede 2.Substituir cada conexão série-paralelo por um único transistor, associando um conjunto de índices com o novo transistor 3.Repetir (2) até que nenhuma nova redução seja possível 4.Rotular todos os nós da rede reduzida com inteiros e cada entrada com letras 5.Determinar cada caminho acíclico de V DD para o nó de saída e expressar o mesmo como produto dos rótulos dos transistores no caminho 6.Derivar a função G f como a soma de produtos de (5)

30 The Brazil-IP Network Modelo de Falhas em CMOS(cont.) Exemplo de redução V DD {1,2,3} {4,5,6} A B G f = A G f = B pMOS nMOS

31 The Brazil-IP Network Modelo de Falhas em CMOS(cont.) EQUIVALENT 1.Para cada transistor na rede reduzida rotulado derivar o circuito equivalente a partir do conjunto de índices que o forma da seguinte maneira: –Se a rede for pMOS substituir conexões série (paralela) por portas AND (OR) e complemente as entradas –Se a rede for nMOS substituir conexões série (paralela) por portas AND (OR) e complemente a saída 2.Usando portas AND e OR combine as saídas dos circuitos em (1) para implementar G f

32 The Brazil-IP Network Modelo de Falhas em CMOS(cont.) Exemplo de equivalência x 2 x 3 x 1 G f = B pMOS nMOS

33 The Brazil-IP Network Modelo de Falhas em CMOS(cont.) Exemplo de equivalência x 2 x 3 3 x 1 G f = A pMOS nMOS

34 The Brazil-IP Network Modelo de Falhas em CMOS(cont.) Exemplo de equivalência x 2 x 3 3 x 1 G f = A x 2 x 3 x 1 G f = B Somente é preciso um dos dois pMOS nMOS

35 The Brazil-IP Network Modelo de Falhas em CMOS(cont.) Mapeamento de falhas c abab x 2 x 3 x 1 G f = B x 1 s-a-1 (0) linha c s-a-1 (0) Falha no circuito Falha no modelo T6 s-on (op) linha a s-a-1 (0) V f s-a-0 (1) linha d s-a-0 (1) T1 s-on (op) linha b s-a-0 (1) d

36 The Brazil-IP Network Resumo Introdução à teste Modelos de falha Equivalência e colapso de falhas Algoritmos para ATPG Teste funcional ATPG sequencial Teste de memórias

37 The Brazil-IP Network Equivalência e Colapso de Falhas Falhas equivalentes –Conjunto de falhas que resultam no mesmo efeito na saída do circuito x 1 x 2 x 3 6 X G1G1 G2G2 G3G X 1 X 1 X 1 X 0

38 The Brazil-IP Network Equivalência e Colapso de Falhas (cont.) Colapso de falhas –Técnica usada para reduzir o número de falhas que precisam ser consideradas para teste –Vários resultados (teoremas) –Teorema importante: O conjunto de testes s-at para os checkpoints cobre todas as falhas simples em todos os sinais do circuito –Checkpoints: PIs e Branches

39 The Brazil-IP Network Equivalência e Colapso de Falhas (cont.) Colapso de falhas x 1 x 2 x 3 6 X G1G1 G2G2 G3G X 1 X 1 X 1 6 G3G3 6 7 X 0 x 4 x 1 x 2 x 3 6 X G1G1 G2G2 G3G X 1 X 1 6 G3G3 6 7 x 4 Somente precisa nos checkpoints !! X 0

40 The Brazil-IP Network Resumo Introdução à teste Modelos de falha Equivalência e colapso de falhas Algoritmos para ATPG Teste funcional ATPG sequencial Teste de memórias

41 The Brazil-IP Network Algoritmos para ATPG Automatic Test Pattern Generation (ATPG) –Gerar vetores de testes para o circuito –Algoritmos para ATPG devem ser capazes de: ativar uma falha dentro do circuito (controlabilidade) e identificar alterações nas saídas (observabilidade) muito grande (bilhões) –Número de vetores é muito grande (bilhões) –Tempo de teste não pode ser prolongado Objetivos de ATPG –Maximizar a cobertura (test coverage) dos vetores de test (test set) –Minimizar o test set para uma dada cobertura

42 The Brazil-IP Network Algoritmos para ATPG (cont.) ATPG usando modelo de portas –Algoritmo D –Método PODEM –Método FAN ATPG usando modelo de transistores –Método de Chiang-Vrasenic –Método de Agrawal-Reddy

43 The Brazil-IP Network Algoritmo D Objetivo –Gerar vetores de teste para circuitos baseados em lógica booleana Funcionamento em duas fases –D-drive: ativação da falha –Justificaticação: verifica se as PIs estão consistentes x

44 The Brazil-IP Network Algoritmo D (cont.) Cobertura Singular –Maneira compacta de representar a tabela verdade x 1 x 2 0x x (a) Tabela verdade x 1 x y y (b) Cobertura singular 1 2 3

45 The Brazil-IP Network Algoritmo D (cont.) Cubo-D de uma falha –Vetor de entrada que ativa a falha com D ou x 1 x y Cubos-D D X x x D D D 10 D D y em s-a-0 x 1 em s-a-0 x 1 X X y em s-a-1 ou x1, x2 em s-a-0 y em s-a-0

46 The Brazil-IP Network Algoritmo D (cont.) Cubos-D propagação –Propagar vetores de teste para a saída da porta x 1 x y D D1 DD 0 D 0 D D D D D D D D D

47 The Brazil-IP Network Algoritmo D (cont.) Resumo dos cubos –Cubos-D da falha –Cubos-D de propagação x1/x2 0 1 D X D 0 1 D D X D D 1 1 D D DD D X 1 D 1 D D X Y x 1 x y

48 The Brazil-IP Network Algoritmo D (cont.) Intersecção de cubos-D –A = (a 1, a 2, …., a n ) e B = (b 1, b 2, …., b n ) –a i e b i {0, 1, x, D, } D x aiai bibi x Φ se a i <> b i aiai bibi bibi aiai aiai bibi a i se a i = b i aiai bibi A = (0, 1, D, D, x, x, 0) B = (0, 1, D, D, x, 0, x) C = (0, 1, D, 0, 1, x, 0) A. B = (0, 1, D, D, x, 0, 0) A. C = Φ.

49 The Brazil-IP Network Algoritmo D (cont.) Algoritmo D 1.Determinar os cubos-D de uma falha 2.D-drive –Intersecção dos cubos-D com os cubos de propagação das porta sucessoras 3.Consistência –Justificar os valores lógicos derivados em (1) nas entradas primárias do circuito

50 The Brazil-IP Network Algoritmo D (cont.) Cubos-D falha x 1 x x G1G1 a 1 x b x 1 Porta Cubo G1G1 G2G2 G3G3 5 c 0 0 D G2G2 d 0 D e 1 G3G3 f 0 x D g x 0 D h 1 1 Cubos-D falha 4 D D D D

51 The Brazil-IP Network Algoritmo D (cont.) Cubos-D propagação x 1 x 2 x 3 6 G1G1 i D 0 j 0 D Porta Cubo G1G1 G2G2 G3G3 G2G2 k D G3G3 l D 1 m 1 D D Cubos-D propagação D D D

52 The Brazil-IP Network Algoritmo D (cont.) Chegou a hora de rodar o algoritmo ! –Ativar falha –D-drive –Justificar PIs x 1 x 2 x 3 6 G1G1 G2G2 G3G X

53 The Brazil-IP Network Algoritmo D (cont.) x 1 x x X G1G1 G2G2 G3G D 4 Ativar falha –Usar o cubo-D da falha c n = c 0 0 D Cubo

54 The Brazil-IP Network Algoritmo D (cont.) x 1 x x X G1G1 G2G2 G3G D D-Drive 4 D-drive –Propagar usando cubo-D de propagação n = c 0 0 D Cubo k = n. l 0 0 D 1 D c l D

55 The Brazil-IP Network Algoritmo D (cont.) n = c 0 0 D Cubo m = k. d D 1 vetor de teste = (0, 0, 0) k = n. l 0 0 D 1 D x 1 x x X G1G1 G2G2 G3G D D D Justify 4 –Justificar PIs usando cubos-D propagação l m c

56 The Brazil-IP Network Algoritmo D (cont.) Agora é com vocês (10 min.) ! x 1 x 2 x 3 6 G1G1 G2G2 G3G X

57 The Brazil-IP Network PODEM Path Oriented Decision Making –É um algoritmo de banch-and-bound no qual são avaliados vetores de teste rejeitando aqueles para os quais: (a) Bloqueia-se a observabilidade da saída 1212 D 0 1

58 The Brazil-IP Network PODEM (cont.) Path Oriented Decision Making –É um algoritmo de banch-and-bound no qual são avaliados vetores de teste rejeitando aqueles para os quais: (a) Bloqueia-se a observabilidade da saída (b) O valor lógico propagado é igual ao valor da falha X D 0 0 1

59 The Brazil-IP Network PODEM (cont.) Path Oriented Decision Making –É um algoritmo de banch-and-bound no qual são avaliados vetores de teste rejeitando aqueles para os quais: (a) Bloqueia-se a observabilidade da saída (a)O valor lógico propagado é igual ao valor da falha (b) Não se consegue propagar um sinal de volta para as PIs G2G2 x G3G ….. D 1 conflito X D 0 0 D 1

60 The Brazil-IP Network PODEM (cont.) Exemplo x x 2 x 3 x 4 x x 2 x 1 x 3 x 4 x 5 start X Vetor de teste (1, 0, 0, 1, 1)

61 The Brazil-IP Network FAN Fanout-Oriented Test Generation –É uma variação de PODEM com as seguintes extensões (a)Ao invés de parar nas PIs, backtracking pode parar em linhas internas (b) Ao invés de tentar satisfazer um objetivo, FAN usa múltiplos procedimentos de backtrace

62 The Brazil-IP Network FAN (cont.) Algumas definições –Bound line: linha que é alcançada a partir de pelo menos um feixe –Free line: linha que não é bound –Head line: free line que alimenta uma bound line diretamente ….. Bound lines Head lines

63 The Brazil-IP Network FAN (cont.) Exemplo M E F A B C G J H K L A B C 0 1 J PODEM FAN 1 0 CONFLITO ! FAZER TESTE DE J = 0 PRIMEIRO

64 The Brazil-IP Network Fluxo em ATPG ATPG aleatório –Gera padrão aleatório –Determina falhas cobertas –Guarda padrão –Cobertura até: 60% ATPG Determinístico –Termina o resto até 99.99% –Usa algoritmos determinísticos (ex. Algoritmo-D) Padrão aleatório Detecta alguma falha ? Simulação de falhas Aceita padrão Cobertura aceitável ? n n s s ATPG Determinístico 60% ?

65 The Brazil-IP Network Resumo Introdução à teste Modelos de falha Equivalência e colapso de falhas Algoritmos para ATPG Teste funcional ATPG sequencial Teste de memórias

66 The Brazil-IP Network Teste Funcional Vantagens –Reduzir o tempo de geração do teste –Produção mais rápida de vetores de teste para o circuito Método –Identificar vetores de ativação funcional –Executar o Algoritmo-D para o módulo –Realizar simulação de falhas para identificar falhas capturadas

67 The Brazil-IP Network Teste Funcional FA x n –1 c n c n1 y n1– s n1– FA x 1 c 2 y 1 s 1 c 1 x 0 y 0 s 0 c 0 MSB positionLSB position Exemplo –Detectar a falha c2-a-0 na saída c2 do FA1 x

68 The Brazil-IP Network Teste Funcional (cont.) Computar entrada para Algortimo-D –Cobertura singular e cubos-D falha –D-cubos de propagação HA A/B 0 1 D X D 0 1 D D X D D X D D D 0 X 0 X 0 X X X X D A/B 0 1 D X D 0 1 D D X 0 1 D D X 1 0D D X D D 0 1 X D D 1 0 X X X X X X S A B S C C

69 The Brazil-IP Network Teste Funcional FA x n –1 c n c n1 y n1– s n1– FA x 1 c 2 y 1 s 1 c 1 x 0 y 0 s 0 c 0 MSB positionLSB position Método –Cubo de propagação para D em C2: x 1 y 1 = 10 e c 1 = 1 –Propaga D adiante usando x 2 y 2 = 00, etc… –Justifica c 1 = 1 fazendo x 0 y 0 = 10 e c 0 = 1 x D 1 0 1

70 The Brazil-IP Network Teste Funcional FA x n –1 c n c n1 y n1– s n1– FA x 1 c 2 y 1 s 1 c 1 x 0 y 0 s 0 c 0 MSB positionLSB position Método –Cubo de propagação para D em C2: x 1 y 1 = 10 e c 1 = 1 –Propaga D adiante usando x 2 y 2 = 00, etc… –Justifica c 1 = 1 fazendo x 0 y 0 = 10 e c 0 = 1 x D

71 The Brazil-IP Network Resumo Introdução à teste Modelos de falha Equivalência e colapso de falhas Algoritmos para ATPG Teste funcional ATPG sequencial Teste de memórias

72 The Brazil-IP Network ATPG Sequencial Modelo –Usado em máquinas estado –Os sinais internos dependem não somente das entradas (PIs) mas também das variáveis de estado (SIs). –Ativar a falha depende de ajustar PI e SI –Tem que levar a máquina para o estado adequado !! FFs PI SI (n) SI (n+1) PO x

73 The Brazil-IP Network ATPG Sequencial (cont.) E agora ? –Desenrolar a máquina por vários estados –Usar ATPG combinacional (Algoritmo-D) e torcer !! –Cobertura menor e mais demorado PI(0) SI (0) SI (1) PO(0) PI(1) PO(1) PI(2) SI (2) SI (3) PO(2) PI(3) PO(3) x x x x SI (4)

74 The Brazil-IP Network Resumo Introdução à teste Modelos de falha Equivalência e colapso de falhas Algoritmos para ATPG Teste funcional ATPG sequencial Teste de memórias

75 The Brazil-IP Network Teste de Memórias Modelo de falhas funcional –Curto/aberto nas células e entre elas –Decodificador em aberto –Sensitividade ao padrão Muito frequente READ/WRITE em uma célula altera valor de todas as outras –Recuperação de escrita READ após WRITE não retorna valor escrito –Doença do sono Valores na célula são perdidos antes do hold-time

76 The Brazil-IP Network Testes de Memória (cont.) Column bar: –Testa falhas stuck-at e curtos entre células adjacentes 1.WRITE 1s (0s) nas colunas pares (ímpares) 2.READ todas as células 3.Repete (1) e (2) com valores complementares

77 The Brazil-IP Network Testes de Memória (cont.) Xandrez: –Testa falhas stuck-at e curtos entre células adjacentes (diagonal)

78 The Brazil-IP Network Testes de Memória (cont.) Ping-pong: –Verifica impacto em todas as outras células –WRITE ci –READ cj, j <> i 1 Complexidade: n 2 1 WRITE n – 1 READs n vezes n (1 + (n – 1))

79 The Brazil-IP Network Testes de Memória (cont.) Row-Column Ping-pong: –Verifica impacto nas outras células da linha/coluna –WRITE ci –READ cj, j <> i 1 Complexidade: n 3/2 1 WRITE 2 (n 1/2 – 1) READs n vezes n (1 + 2 (n 1/2 – 1) )

80 The Brazil-IP Network Testes de Memória (cont.) Marching ones and zeros: –Testa leitura e escrita em todas as células sequencialmente 1. For for I = 0, 1, 2,…., n - 1 WRITE (ci 0) 2. For i = 0, 1, 2,…., n – 1 do READ (ci = 0), if not error ! WRITE (ci 1) READ (ci = 1), if not error ! 3. For i = n - 1, n - 2,…., 1 do READ (ci = 1), if not error ! WRITE (ci 0) READ (ci = 0), if not error ! 4. Repete (1) - (3) com valores complementares Complexidade: 14n 3n WRITEs 4n READs 2 vezes 2 (3n + 4n)

81 The Brazil-IP Network Testes de Memória (cont.) Walking ones-and-zeros: –Testa leitura e escrita avaliando impacto do teste 1. For i = 0, 1, 2,…., n - 1 WRITE (ci 0) 2. For i = 0, 1, 2,…., n – 1 do WRITE (ci 1) READ (cj = 0) j <> i, if not error ! READ (ci = 1) WRITE (ci 0) 4. Repete (1) - (2) com valores complementares Complexidade: n 2 3n WRITEs n READs n-1 FULL PING-PONG 2 vezes 2 (3n + n + n (n –1))

82 The Brazil-IP Network Testes de Memória (cont.) Galloping ones-and-zeros: –Testa leitura e escrita em todas as células avaliando impacto –For i = 0, 1, 2,…., n - 1 WRITE (ci 0) 2.For i = 0, 1, 2,…., n – 1 do WRITE (ci 1) For j = i, i+1, i+2,…., n – 1 do READ (cj+1 = 0), if not error ! READ (ci = 1), if not error ! 4. Repete (1) - (2) com valores complementares Complexidade: n 2 2n WRITEs n READs n-1 FULL PING-PONG 2 vezes 2 (2n + n (n –1))


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