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MO401 4.1 2006 Prof. Paulo Cesar Centoducatte MC542 Organização de Computadores Teoria e Prática.

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1 MO Prof. Paulo Cesar Centoducatte MC542 Organização de Computadores Teoria e Prática

2 MO MC542 Circuitos Lógicos Circuitos Seqüenciais Síncronos Fundamentals of Digital Logic with VHDL Design - (Capítulo 8)

3 MO Título do Capítulo Abordado Sumário Diagramas de Estados Tabela de Estados Atribuição de Estados Escolha dos Flip-Flops Derivação do Próximo Estado e Saída Exemplos

4 MO Circuito Seqüencial Combinational circuit Flip-flops Clock Q W Z Combinational circuit Máquina de Moore Máquina de Mealy Estado Atual Próximo Estado

5 MO Circuitos Seqüenciais Síncronos O circuito possui uma entrada w e uma saída s Toda mudança no circuito ocorre na borda do clock Exemplo: Projetar um circuito que possui uma entrada w de 1 bit e uma saída z também de 1 bit e z = 1 se w = 1 durante os dois ciclos de clock precedentes e z = 0 caso contrário. O circuito deve responder à borda de subida do clock.

6 MO Circuitos Seqüenciais Síncronos Exemplo do comportamento do circuito a ser projetado Clock cycle: t 0 t 1 t 2 t 3 t 4 t 5 t 6 t 7 t 8 t 9 t 10 w: z:

7 MO Diagrama de Estados Cz1= Reset Bz0= Az0= w0= w1= w1= w0= w0= w1= Máquina de Moore

8 MO Tabela de Estados Present Next state Output state w=0w=1 z AAB0 BAC0 CAC1

9 MO Atribuição de Estados Combinational circuit Combinational circuit Clock y 2 z w y 1 Y 1 Y 2

10 MO Atribuição de Estados Present Next state state w=0w=1 Output y 2 y 1 Y 2 Y 1 Y 2 Y 1 z A B C dd d

11 MO Esccolha dos Flip-Flops e Derivação das Equações de Exitação e de Saída Y 2 wy 1 y 2 1 y 2 += w y 2 y 1 d d w d 1d y 2 y zy 1 y 2 = d y y 2 zy 2 = Y 2 wy 1 2 += wy 1 y 2 + () = Ignoring don't caresUsing don't cares Y 1 wy 1 y 2 =Y 1 1 y 2 = FF tipo D

12 MO D Q Q D Q Q Y 2 Y 1 w Clock z y 1 y 2 Resetn

13 MO Diagrama de Tempo t 0 t 1 t 2 t 3 t 4 t 5 t 6 t 7 t 8 t 9 t Clock w y 1 y z

14 MO Exemplo: FSM para Controle de Transferência de Dados Entre Registradores em um Barramento Projetar a unidade de Controle como uma FSM

15 MO Exemplo (Cont.) Control circuit w Clock Done R1 out R2 R1 in R2 R3 out R3 in Controle para realizar swap entre R1 e R2, usando R3 como auxiliar

16 MO Exemplo (Cont.) Diagrama de Estados DR3 out 1=R1 in 1=Done1= w0= w1= CR1 out 1=R2 in 1= BR2 out 1=R3 in 1= w1= ANo w0= w1= transfer w0= w1= Reset w0=

17 MO Exemplo (Cont.) Tabela de Estados Present Next stateOutputs state AAB BCC CDD DAA w = 0w = 1

18 MO Exemplo (Cont.) Tabela de Atribuição de Estados

19 MO Derivação das Equações de Exitação e de Saída

20 MO Derivação das Equações de Exitação e de Saída

21 MO Atribuição de Estados Present Next state state w=0w=1 Output y 2 y 1 Y 2 Y 1 Y 2 Y 1 z A B C dd d

22 MO Esccolha dos Flip-Flops e Derivação das Equações de Exitação e de Saída Y 2 wy 1 y 2 1 y 2 += w y 2 y 1 d d w d 1d y 2 y zy 1 y 2 = d y y 2 zy 2 = Y 2 wy 1 2 += wy 1 y 2 + () = Ignoring don't caresUsing don't cares Y 1 wy 1 y 2 =Y 1 1 y 2 = FF tipo D

23 MO D Q Q D Q Q Y 2 Y 1 w Clock z y 1 y 2 Resetn

24 MO Atribuição de Estados Existe uma Solução Melhor? Present Next state statew=0w=1 Output y 2 y 1 Y 2 Y 1 Y 2 Y 1 z A B C dd d

25 MO Atribuição de Estados Existe uma Solução Melhor? D Q Q D Q Q Y 2 Y 1 w Clock z y 1 y 2 Resetn

26 MO Atribuição de Estados Para Circuitos grandes, diferentes Atribuições de Estados, tem um impacto considerável sobre o custo Na prática é impossível determinar a melhor atribuição de estados para circuitos grandes. Soluções com abordagem baseada em busca exaustiva são impraticaveis. Ferramentas de CAD usam, em geral, técnicas baseadas em heurísticas para realizarem a atribuição de estados e os detalhes não são publicados.

27 MO Atribuição de Estados One-Hot Encoding Uso de tantas variáveis de Estados quantos forem os Estados. Um estado é representado com uma váriavel igual a 1 e todas as outras em 0 –A variável igual a 1 é chamada de hot Exemplo: Present Nextstate state w=0w=1 Output y 3 y 2 y 1 Y 3 Y 2 Y 1 Y 3 Y 2 Y 1 z A B C

28 MO FSM de Mealy Clock cycle:t 0 t 1 t 2 t 3 t 4 t 5 t 6 t 7 t 8 t 9 t 10 w : z :

29 MO FSM de Mealy A w0=z0= w1=z1= B w0=z0= Reset w1=z0=

30 MO FSM de Mealy Present Next stateOutput z state w=0w=1w=0w=1 AAB00 BAB01

31 MO FSM de Mealy Present Next stateOutput state w=0w=1w=0w=1 yYYzz A00100 B10101

32 MO FSM de Mealy t 0 t 1 t 2 t 3 t 4 t 5 t 6 t 7 t 8 t 9 t Clock y w z Resetn D Q Q w z y

33 MO FSM de Mealy Para a Epecificação Original Clock Resetn D Q Q w z y D Q Q Z t 0 t 1 t 2 t 3 t 4 t 5 t 6 t 7 t 8 t 9 t Clock y w z 1 0 Z

34 MO FSM - Exercícios Projetar um contador binário que conte da seguinte forma: 1, 3, 5, 7, 9, 11, 13, 15, 0, 2, 4, 6, 8, 10 12,14, 1 –Projete usando FF JK –Projete usando FF T –Projete usando FF RS

35 MO Preenchimento do MK para FF JK e RS KJ 0 -> 01 0 X 0 0 -> 10 1 X 1 1 -> X 1 -> X RS 0 -> 01 0 X 0 0 -> > > X


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