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On-line Testing of Globally Asynchronous Circuits D. Shang, A

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Apresentação em tema: "On-line Testing of Globally Asynchronous Circuits D. Shang, A"— Transcrição da apresentação:

1 On-line Testing of Globally Asynchronous Circuits D. Shang, A
On-line Testing of Globally Asynchronous Circuits D.Shang, A. Bystrov, A. Yakovlev and D. Koppad Taciano Ares Rodolfo PPGCC – Confiabilidade de Sistemas Prof. Dr. Eduardo Augusto Bezerra

2 Introdução crescente aumento da densidade dos dispositivos VLSI;
permite o projeto de sistemas cada vez mais complexos (SoC). aumento da dissipação de potência; dominado pelo sinal de clock : 45%. aumento do escorregamento do sinal de clock; longos fios de distribuição. mais difíceis de projetar, menos robustos e menos confiáveis. Alternativa: estilo assíncrono de projeto!

3 Globally Asynchronous Locally Synchronous (GALS)
sub-módulos síncronos / comunicação assíncrona: reduz consumo de potencia; reduz o escorregamento de clock.

4 Problema Proposta circuitos assincronos (self-timed):
param de funcionar em falhas stuck-at (hazard, deadlock); altamente testável ? (mito) requisitos bastante restritivos para circuitos self-timed: stuck-at constante, posicionado em posicoes críticas; circuito determinístico e livre de hazard. dificuldade no teste. Proposta teste do caminho de dados; teste de circuitos de controle: interfaces assíncronas de comunicação; aplicar os métodos tradicionais de teste on-line.

5 Infra-estrutura de teste on-line
replicação do hardware; sincronização de todo o sistema; degrada o desempenho; Teste on-line: exclusão da replicação do hardware; inserção de checker`s de protocolos;

6 Objeto sob teste Modelo de falhas: 4-phase protocol req ack
Grafo de estados Modelo de falhas: req ou ack = stuck-at-0 ou stuck-at-1; req ou ack = chaveados prematuramente; req ou ack = ativos na ordem errada;

7 Objeto sob teste Teoria da Rejeição :
- estados permitidos e rejeitados.

8 Objeto sob teste Extensão do grafo de estados:
- violação de timing (e = early).

9 Checker normal : falhas do hardware self-test: falhas do Checker
Informação de erro

10 Controlador DC (David Cell)
Baseado no fluxo de projeto de mapeamento direto. Aumenta cobertura de falhas.

11 Controlador DC (David Cell)
Modo normal:

12 Controlador DC (David Cell)
Modo normal:

13 Controlador DC (David Cell)
Modo self-test:

14 Implementacao do Checker

15 Arvore de Checker`s Normal: os erros são propagados até Terror
e gravados no STC. Self-test: as falhas são injetadas (mode) e as informações de erros são propagados até Terror e gravados no STC. OR Causality Element

16 Conclusoes Método de detecção de erro concorrente em interfaces assíncronas explorado; Checker para protocolo implementado e simulado (Cadence – MAS-0,35u); Dois modos: Normal – detecção de falhas na interfaces assincronas. Self-test – detecção de falhas nos checkers e na árvore. Simulação : falhas são detectadas o mais rápido possível sem degradação; Cobertura de falhas de 75% (não há como cobrir 100%); Solução requer uma grande área (seleção das interfaces).


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