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Flip-Flop J-K. LATCH RS Flip-Flop J-K 1o. CASO => J = K = 0 => Q = Qn ; Q_inv = Qn_inv => MANTÉM Análise: LATCH RS R S.

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1 Flip-Flop J-K

2 LATCH RS

3 Flip-Flop J-K 1o. CASO => J = K = 0 => Q = Qn ; Q_inv = Qn_inv => MANTÉM Análise: LATCH RS R S

4 Flip-Flop J-K 2o. CASO => J = 0; K = 1 => Análise:

5 Flip-Flop J-K 2o. CASO => J = 0; K = 1 => Q = 0; Q_inv = 1 Análise: LATCH RS Se Q = 0 Q Q_inv R C S Se Q = 1 Q Q_inv R C S Vcc Q = 0 RESETRESET

6 Flip-Flop J-K 3o. CASO => J = 1; K = 0 => Q = 1; Q_inv = 0 Análise: LATCH RS Se Q = 0; Q_inv = 1 Q Q_inv R C S Q R C S Vcc Q = 1 Se Q = 1; Q_inv = 0 SETSET

7 Flip-Flop J-K 4o. CASO => J = 1; K = 1 => Q = (Qn); Análise: LATCH RS Se Q = 0; Q_inv = 1 Q Q_inv R C S Q R C S Vcc Q = 1 Q = 0 INVERTEINVERTE Se Q = 1; Q_inv = 0 Vcc

8 Flip-Flop J-K Q Q_inv J C K Símbolo CJKQn+1 0XXQn 1XX (Qn) Tabela de Transição

9 module flip_flop_JK (output reg q, qinv, input clock, j, k, reset_n); clock, negedge reset_n)begin if (~reset_n)begin q <= 0; qinv <= ~q; end else if (k == 1 & j == 0) begin q <= 0; qinv <= ~q; end else if (k == 0 & j == 1)begin q <= 1; qinv <= ~q; end else if (k == 1 & j == 1)begin q <= ~q; qinv <= ~qinv; end endmodule Descrição Verilog – Flip- Flop JK com reset assíncrono

10 Simulação Flip-Flop J-K Inverte saídas J = k = 1 Estado SET Estado RESET RESET Assíncrono

11 Flip-Flop tipo T CTQn+1 0XQn 1X 0 1(Qn) Tabela de Transição T Símbolo Q Q_inv J C K Q T C T

12 module flip_flop_T (output reg q, input clock, t); clock)begin if (t==1) q <= ~q; end endmodule Descrição Verilog – Flip- Flop T

13 module flip_flop_T (output reg q, input clock, t); clock)begin if (t==1) q <= ~q; end endmodule Descrição Verilog – Flip- Flop T Descrição RTL

14 module flip_flop_T (output reg q, input clock, t); clock)begin if (t==1) q <= ~q; end endmodule Descrição Verilog – Flip- Flop T Descrição RTL Simulação

15 module flip_flop_T (output reg q, qinv, input clock, t, reset_n); clock, negedge reset_n)begin if (~reset_n)begin q <= 0; qinv <= ~q; end else if (t == 1) begin q <= ~q; qinv <= q; end endmodule Descrição Verilog – Flip- Flop T com reset assíncrono

16 Simulação Flip-Flop Tipo T

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