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ARQUITETURA DE COMPUTADORES OTIMIZAÇÃO DE DESEMPENHO PIPELINE TECNICA QUE PERMITE A SOBREPOSIÇÃO TEMPORAL DAS DIVERSAS FASES DE EXECUÇÃO DE INSTRUÇÃO A.

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1 ARQUITETURA DE COMPUTADORES OTIMIZAÇÃO DE DESEMPENHO PIPELINE TECNICA QUE PERMITE A SOBREPOSIÇÃO TEMPORAL DAS DIVERSAS FASES DE EXECUÇÃO DE INSTRUÇÃO A TECNICA O MODULO OU SUBSISTEMA É DIVIDIDO EM 2 OU MAIS ESTAGIOS, CADA UM DELES SEPARADOS POR LATCHES, DE MODO QUE CADA ESTAGIO TRABALHE COM UM CONJUNTO DE OPERANDOS DIFERENTES

2 ARQUITETURA DE COMPUTADORES PIPELINE NOS MODULOS FUNCIONAIS X4 Y4 X3 Y3 X2 Y2 X1 Y1 RARA LD A CLK RBRB LD B CLK MODULO FUNCIONAL (REALIZA OPERAÇÕES ARITMETICAS E LOGICAS) Δ ATRASO DO MODULO LD C CLK TEMPO GASTO COM OS 4 PARES DE OPERANDOS: 4 Δ SEM PIPELINE RCRC

3 ARQUITETURA DE COMPUTADORES PIPELINE NOS MODULOS FUNCIONAIS X3 Y3 X1 Y1 RARA LD A CLK RBRB LD B CLK MODULO FUNCIONAL RCRC LD C CLK TEMPO GASTO COM OS 4 PARES DE OPERANDOS: 2 Δ COM PARALELISMO X4 Y4 X2 Y2 RCRC LD C CLK RDRD LD D CLK RERE LD E CLK MODULO FUNCIONAL

4 ARQUITETURA DE COMPUTADORES PIPELINE NOS MODULOS FUNCIONAIS X4 Y4 X3 Y3 X2 Y2 X1 Y1 RARA LD A CLK RBRB LD B CLK MODULO FUNCIONAL Δ/2 RCRC LD C CLK TEMPO GASTO COM OS 4 PARES DE OPERANDOS: 2,5 Δ COM PIPELINE Δ/2 t REG´s

5 ARQUITETURA DE COMPUTADORES PIPELINE x PARALELISMO PIPELINE: ATRASO MAIOR (2,5 Δ), POREM SÓ HOUVE ACRESCIMO DE REGISTRADORES. PARALELISMO: ATRASO MENOR(2 Δ ), POREM FORAM ACRESCENTADOS REGISTRADORES E O MODULO FUNCIONAL FOI DUPLICADO

6 ARQUITETURA DE COMPUTADORES PIPELINE NO SUBSISTEMA DE CONTROLE ENQUANTO UMA MICROINSTRUÇÃO ESTÁ SENDO EXECUTADA, A SEGUINTE JÁ ESTÁ SENDO LIDA DA MEMORIA DE CONTROLE. MEM DE CONTROLE SEQ. DA MEM. SUBSIST. DE DADOS TEMPO DE BUSCA DE MICROINSTRUÇÃO TEMPO DE EXECUÇÃO DE MICROINSTRUÇÃO UNIDADE DE CONTROLE SEM PIPELINE TEMPO DE MICROINSTRUÇÃO = +

7 PIPELINE NO SUBSISTEMA DE CONTROLE ARQUITETURA DE COMPUTADORES SEM PIPELINE BUSCA MICRO INSTR 1 EXEC. MICRO INSTR 1 BUSCA MICRO INSTR 2 EXEC. MICRO INSTR 2 BUSCA MICRO INSTR 3 EXEC. MICRO INSTR 3 t COM PIPELINE BUSCA MICRO INSTR 1 EXEC. MICRO INSTR 1 BUSCA MICRO INSTR2 EXEC. MICRO INSTR 2 BUSCA MICRO INSTR 3 EXEC. MICRO INSTR 3

8 ARQUITETURA DE COMPUTADORES PIPELINE NO SUBSISTEMA DE CONTROLE MEM DE CONTROLE SEQ. DA MEM. SUBSIST. DE DADOS TEMPO DE BUSCA DE MICROINSTRUÇÃO TEMPO DE EXECUÇÃO DE MICROINSTRUÇÃO IMPLEMENTAÇÃO DO PIPELINE ACRESCIMO DE REGISTRADORES NA SAIDA DA MEMORIA DE CONTROLE REGISTRADORES

9 ARQUITETURA DE COMPUTADORES ACERTOS E ERROS NO PIPELINE ACERTO NO PIPELINE PROXIMA MICROINSTRUÇÃO EM ENDEREÇO CONHECIDO APRIORI. ERRO NO PIPELINE ENDEREÇO DA PROXIMA MICROINSTRUÇÃO DEPENDE DE RESULTADO DA EXECUÇÃO DA MICROINSTRUÇÃO ATUAL. CORREÇÃO DO ERRO NO PIPELINE - USO DE MICROINSTRUÇÃO DE DELAY ( NÃO FAZ NADA) - ABORTAR A EXECUÇÃO DA MICROINSTRUÇÃO QUE FOI PREVIAMENTE BUSCADA, CASO O RESULTADO DA EXECUÇÃO ATUAL ASSIM INDIQUE. OBS: ABORTAR SIGNIFICA SUBSTITUIR UMA MICROINSTRUÇÃO POR UMA OUTRA QUE NÃO FAZ NADA, DURANTE A FASE DE EXECUÇÃO.

10 ARQUITETURA DE COMPUTADORES PIPELINE NO SUBSISTEMA DE DADOS ENQUANTO UMA INSTRUÇÃO ESTÁ SENDO EXECUTADA, A SEGUINTE JÁ ESTÁ SENDO LIDA DA MEMORIA DE PROGRAMA MEM PROGRAMA CPU TEMPO DE BUSCA DE INSTRUÇÃO TEMPO DE EXECUÇÃO DE INSTRUÇÃO PC IR SEM PIPELINE TEMPO DE INSTRUÇÃO = +

11 PIPELINE NO SUBSISTEMA DE DADOS ARQUITETURA DE COMPUTADORES SEM PIPELINE BUSCA DE INSTR 1 EXEC. DE INSTR 1 BUSCA DE INSTR 2 EXEC. DE INSTR 2 BUSCA DE INSTR 3 EXEC. DE INSTR 3 t COM PIPELINE BUSCA DE INSTR 1 EXEC. DE INSTR 1 BUSCA DE INSTR2 EXEC. DE INSTR 2 BUSCA DE INSTR 3 EXEC. DE INSTR 3

12 ARQUITETURA DE COMPUTADORES PIPELINE NO SUBSISTEMA DE DADOS IMPLEMENTAÇÃO DO PIPELINE CPU MODULO DE BUSCA DE INSTRUÇÃO SUBSISTCONTRSUBSISTDADOS MODULO DE EXECUÇÃO DE INSTRUÇÃO SUBSISTCONTRSUBSISTDADOS FIFO MEM DE PROGRAMA REG´s DE ACESSO SEQUENCIAL

13 ARQUITETURA DE COMPUTADORES ACERTOS E ERROS NO PIPELINE ACERTO NO PIPELINE PROXIMA INSTRUÇÃO EM ENDEREÇO CONSECUTIVO ERRO NO PIPELINE INSTRUÇÃO DE DESVIO (INSTRUÇÃO DE QUEBRA DE SEQUENCIA). CORREÇÃO DO ERRO NO PIPELINE RESET NA FIFO

14 ARQUITETURA DE COMPUTADORES AC1P1P08 O MODULO DE BUSCA DE INSTRUÇÃO (BIU) FOI PROJETADO PARA BUSCAR INSTRUÇÃO NA MEMORIA E COLOCA-LA NA PILHA FIFO. PEDE-SE: 1.A MICROINSTRUÇÃO DA UNIDADE DE CONTROLE DO MODULO DE BUSCA, SABENDO QUE O CAMPO DE CONEXÃO DEVE SER PARCIALMENTE CODIFICADO (0,5) 2.O SEQUENCIADOR DA UNIDADE DE CONTROLE DO MODULO DE BUSCA (0,5) O MODULO DE EXECUÇÃO (EU) FOI PROJETADO PARA BUSCAR A INSTRUÇÃO NA PILHA E, A SEGUIR, EXECUTÁ-LA. PEDE-SE: 3. A MICROINSTRUÇÃO DA UNIDADE DE CONTROLE DO MODULO DE EXECUÇÃO, SABENDO QUE O CAMPO DE CONEXÃO DEVE SER PARCIALMENTE DECODIFICADO (1,0) 4. O SEQUENCIADOR DA UNIDADE DE CONTROLE DO MODULO DE EXECUÇÃO (1,0) OS DOIS MODULOS DEVEM TRABALHAR EM CONJUNTO. PEDE-SE: 5. A MICROINSTRUÇÃO E O SEQUENCIADOR DA BIU (1,0) 6. A MICROINSTRUÇÃO E O SEQUENCIADOR DA EU (1,0) 7. O MICROPROGRAMA DE BUSCA DA BIU E O MICROPROGRAMA DE BUSCA DA EU (1,0) 8. O MICROPROGRAMA DE EXECUÇÃO DA INSTRUÇÃO CALL NHNL, COM AS MODIFICAÇÕES NECESSARIAS NA CPU (2.0) 9. O TEMPO GASTO PARA EXECUTAR O PROGRAMA AO LADO NA CPU CONVENCIONAL E NESTA CPU QUE TEM PIPELINE.....(2,0) AX <- AX + BX AL <- 20 AX <- AX + CX

15 ARQUITETURA DE COMPUTADORES DS ES BX FC B.END B.DADOS R.END R.DADOS RD WR 20 8 BITS 16 BITS + X16 SS RASC1 T3 =, +1, -1 SPSIDI RASC2 CXDXT1T2IRAX ALU UNID. DE CONTROLE B BITS 1 BIT B. 2 B. 3 B. 4 + X16 B RASCPC +1/-1 R.END FIFO #RP #WP F E N3 N2 N1 N0 FZ BIU EU AC1P1P08 CS LEIT. DE PILHA ESCR. NA PILHA PILHA CHEIA PILHA VAZIA N O BYTES NA PILHA UNID. DE CONTROLE RD B. 5

16 ARQUITETURA DE COMPUTADORES ESQUECENDO TEMPORARIAMENTE O PIPELINE INSTRUÇÃO DE DESVIO INCONDICIONAL CONDICIONAL MEM. PROGRAMA FLAG VERDADEIRO FLAG FALSO INSTRUÇÃO JP C NH NL COD. BINARIO 28H MEM. PROGRAMA 28 NL NH FC = 1-> PC = NHNL FC = 0 -> PC =PC + 3

17 ARQUITETURA DE COMPUTADORES INSTRUÇÕES NECESSÁRIAS O O DC INSTRUÇÃO DEC DC COD. BINARIO 29H CPU MEM

18 ARQUITETURA DE COMPUTADORES INSTRUÇÕES NECESSÁRIAS A INSTRUÇÃO CMP A, B COD. BINARIO 2AH CPU B A - B = 0 FZ = 1 < 0 FC = 1 > 0 FC = 0 OBS: NUMEROS S/ SINAL

19 ARQUITETURA DE COMPUTADORES EXERCICIO 8 FAÇA UM PROGRAMA PARA COMPARAR OS NUMEROS POSITIVOS ARMAZENADOS NOS ENDEREÇOS DE MEMORIA 0100H E 0101H. O MAIOR DEVE SER ARMAZENADO EM 0101H E O MENOR EM 0100H

20 ARQUITETURA DE COMPUTADORES RETOMANDO O PIPELINE PIPELINE NA MEMORIA DE PROGRAMA EM GERAL AS INSTRUÇÕES ESTÃO EM ENDEREÇOS CONSECUTIVOS DE MEMORIA ACESSO DE INSTRUÇÃO PASSO A PASSO CPU BUS END. BUS DADOS END0 DADO0 END1 DADO1 END2 DADO2 MEM. PROGRAMA t ACESSO DE INSTRUÇÃO EM RAJADA (BURST) CPU BUS END. BUS DADOS END0 DADO0DADO1DADO2 MEM. PROGRAMA

21 ARQUITETURA DE COMPUTADORES PIPELINE NA MEMORIA DE PROGRAMA PARA QUE O ACESSO EM RAJADA SEJA POSSIVEL, DEVE EXISTIR UM PIPELINE NA MEMORIA DE PROGRAMA(ENQUANTO UMA INSTRUÇÃO ESTÁ SENDO ENVIADA PARA A CPU, OUTRA ESTÁ SENDO LIDA DA MEMORIA).

22 ARQUITETURA DE COMPUTADORES EXERCICIO 9 FAÇA O MICROPROGRAMA DE BUSCA DE 4 INSTRUÇÕES EM RAJADA, SABENDO QUE A CPU TEM UMA UNIDADE DE BUSCA E UMA UNIDADE DE EXECUÇÃO. COMPARE OS TEMPOS DE BUSCA COM RAJADA E SEM RAJADA.

23 C. PROX END MUX1| MUX0 |#+1/+2|0/1|HHOLD X X X 1 ARQUITETURA DE COMPUTADORES EXERCICIO 9 SOLUÇÃO C. DE CONEX. REND <- PC, T1 <-PCL PCL <- SALU, FC <- COUT T1 <- PCH PCH <- SALU FIFO <- RDADOS C. DE OPER INC (T1) INC(T1) C. S. C. RD #RD ESTADO B0 B1 B2 B3 B4 FC=0 FC=1 SEM RAJADA, PARA 4 BUSCAS : 20TCLK

24 C. PROX END MUX1| MUX0 |#+1/+2|0/1|HHOLD X X X 1 ARQUITETURA DE COMPUTADORES EXERCICIO 9 SOLUÇÃO C. DE CONEX. REND <- PC, T1 <-T2 T1 <- SALU, T1 <- SALU FIFO <- RDADOS T1 <-SALU FIFO <- RDADOS T1 <- SALU T2 <- PCL FIFO <-RDADOS PCL <- SALU FC<- COUT T1 <- PCH FIFO <- RDADOS PCH <- SALU C. DE OPER SUB INC(T1) INC(T1) INC(T1) SOMA INC(T1) C. S. C. RD #RD RD #RD RD #RD RD #RD BUSCA COM RAJADA DE 4: 15TCLK MELHORIA DE 20%

25 ARQUITETURA DE COMPUTADORES EXERCICIO 10 1.FAÇA OS MICROPROGRAMAS DE BUSCA E DE EXECUÇÃO DA INSTRUÇÃO ADD A,B, SABENDO QUE EXISTE UM PIPELINE NA UNIDADE DE CONTROLE DA CPU TIPO NA CPU, SEM PIPELINE, O PERIODO DE CLOCK É DADO POR: T1 + T2, EM QUE T1: TEMPO DE ACESSO A MEMORIA DA UNIDADE DE CONTROLE T2: TEMPO DE RESPOSTA DA ALU T1 = T2 QUANTO TEMPO É GASTO PARA BUSCAR E EXCUTAR A INSTRUÇÃO ADD A,B COM E SEM PIPELINE

26 ARQUITETURA DE COMPUTADORES GABARITO P/ EXERCICIO SEM PIPELINE u INSTR__ CONEX.ÃO OPERAÇÃO PROX. END. u INSTR__ CLK.. RENDUCRENDUC MEM. UNID. CONTR. CLK RENDUC uINSTR END uINSTR__ END uINSTR__ END uINSTR__ END uINSTR__ END uINSTR__

27 ARQUITETURA DE COMPUTADORES SOLUÇÃO SEM PIPELINE u INST CONEX. OPER. S. CON 0 REND <-PC T1<- PCL RD CLK RENDUCRENDUC MEM. UNID. CONTR. CLK RENDUC 0 P. END. 1 1 PCL <- SALU FC <- COUT INC (T1) RD T1 <- PCH #RD +2 SE FC= PCL <- SALU INC (T1) #RD IR <-RDAD #RD #RD IR T1 <-A #RD T2<-B A <-SALU FC<-COUT 261 #RD +1 #RD BUSCA =0 9T CLK*

28 ARQUITETURA DE COMPUTADORES GABARITO P/ EXERCICIO RENDUCRENDUC MEM. UNID. CONTR. COM PIPELINE u INSTR__ CONEX.ÃO OPERAÇÃO PROX. END. u INSTR__ CLK*.. CLK* RENDUCENDEREÇO uINSTR__ ENDEREÇO uINSTR__ ENDEREÇO uINSTR__ ENDEREÇO uINSTR__ RENDUC uINSTR__ Fclk* = 2Fclk

29 ARQUITETURA DE COMPUTADORES SOLUÇÃO COM PIPELINE u INST CONEX. OPER. S. CON 0 REND <-PC T1<- PCL RD CLK* RENDUCRENDUC MEM. UNID. CONTR. CLK* RENDUC1 P. END. 2 1 PCL <- SALU FC <- COUT INC (T1) RD T1 <- PCH #RD +2 SE FC= #RD PCH<- SALU #RD IR <- RDAD #RD #RD IR 7 #RD T1 <-A 260 #RD T2 <-B 261 #RD BUSCA = 0 0 A <- SALU FC<-COUT 262 #RD T CLK* 5,5 T CLK MICROINSTRUÇÃO DE DELAY


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