Aula 10 – Sumário Aritmética Pipelines Aceleração da adição

Aula 10 – Sumário Aritmética Pipelines Aceleração da adição
Multiplicação binária Pipelines Princípio de funcionamento Conflitos de dados, estruturais e de controlo

Aritmética Aceleração da adição

Adição básica (revisão)
Um circuito full adder… Soma os bits A e B com o transporte anterior (Cin), dando o resultado da soma (S) e o transporte que sai (Cout)

Adicionador Ripple-carry
Obtém-se ligando em série tantos full-adders quanto o nº de bits dos números que se querem somar. Desvantagem: Como que cada full adder impõe um atraso, o tempo necessário para ser feita a soma é proporcional ao nº de bits dos números a somar

Outra maneira de ver PFA PFA – Partial Full Adder

Outra maneira de ver Em que: Propagação de carry Geração de carry

Para um ripple adder de 4 bits P’s e G’s são todos calculados ao mesmo tempo (em paralelo), pois só dependem dos A’s e dos B’s. Os bits da soma (S’s) têm que esperar que chegue o Cin respectivo.

Para um ripple adder de 4 bits Caminho crítico – corresponde ao pior caso na propagação dos sinais. Tipicamente é o que atravessa mais portas lógicas.

Acelerar a adição Vamos usar as seguintes equações:

Acelerar a adição A partir das equações anteriores obtém-se:

Adicionador Carry Lookahead
Este tipo de adicionador designa-se por Carry Lookahead Adder (CLA) Repare no atraso associado à propagação do carry até ao último PFA – corresponde ao de 2 portas lógicas E se quisesse construir um CLA de 8 bits ? Problema com o desenho anterior: para calcular carrys de ordem elevada (e.g. C7) precisaria de portas lógicas com muitas entradas... difícil de implementar na prática Uma abordagem mais realista seria fazer um esquema onde apenas se usassem portas lógicas com 2 entradas

O caminho crítico está representado a vermelho

Caminho crítico num CLA de 8 bits. Um CLA de 8 bits

Comparação entre os adicionadores: (supondo que apenas são utilizadas portas lógicas com 2 entradas) Nº de bits Ripple-carry CLA Tempo Nº de portas 4 9tPD 20 7tPD 29 8 17tPD 40 11tPD 61 16 33tPD 80 15tPD 125 32 65tPD 160 19tPD 253 64 129tPD 320 23tPD 509 128 257tPD 640 27tPD 1021 tPD – atraso de uma porta lógica (supondo que todas impõem o mesmo atraso)

Adicionador Carry Select
A ideia consiste em ir preparando somas parciais para ambas as hipóteses de carry in. O carry out do bloco anterior irá seleccionar qual dos 2 resultados é válido.

Adicionador Carry Skip
Composto por vários blocos onde são calculados os P’s. Estes cálculos permitem propagar o bit de transporte directamente ao bloco seguinte. Poupa-se tempo de propagação nos blocos que ficam no meio.

Comparação entre adicionadores
Tempo Ripple O(n) Carry lookahead O(log2 n) Carry skip O(√n) Carry select O(x) significa “evolução assimptótica proporcional a x”

Multiplicação binária
Aritmética Multiplicação binária

Multiplicação (sem sinal) 1101 multiplicando (A) × 1010 multiplicador (B) 0000 produto (P) Quando se multiplicam dois números de n bits (sem sinal), o resultado terá, no máximo, 2n bits. 1101 (13) × 1010 (10) = (130)

Multiplicação (sem sinal) A3 A2 A1 A0 × B3 B2 B1 B0 B0A3 B0A2 B0A1 B0A0 B1A3 B1A2 B1A1 B1A0 B2A3 B2A2 B2A1 B2A0 B3A3 B3A2 B3A1 B3A0 P7 P6 P5 P4 P3 P2 P1 P0 ANDs entre os bits de A e os bits de B

Utilizando vários adicionadores... A3 A2 A1 A0 × B3 B2 B1 B0 B0A3 B0A2 B0A1 B0A0 + B1A3 B1A2 B1A1 B1A0 cout1 S13 S12 S11 S10 B2A3 B2A2 B2A1 B2A0 cout2 S23 S22 S21 S20 B3A3 B3A2 B3A1 B3A0 cout3 S33 S32 S31 S30 P7 P6 P5 P4 P3 P2 P1 P0 Somadores

Pode-se seguir esta estrutura

Utilização de vários adicionadores Se os números a multiplicar são compostos por n bits então são necessários n – 1 adicionadores de n bits cada um Desvantagens: Excesso de material por exemplo, para multiplicar dois números de 32 bits seriam necessários 31 somadores de 32 bits Demasiado consumo de tempo durante um ciclo Num processador, ter um multiplicador deste género pode aumentar de forma significativa a duração de cada ciclo do sinal de relógio, devido aos tempos de propagação dos somadores

Alternativa: usar um único somador e registos O resultado é calculado em n ciclos Material necessário Um registo para acumular as somas – RP Um registo de deslocamento para a esquerda e outro para a direita – RA e RB RP e RA são registos de 2n bits para RB, um registo de n bits é suficiente

Algoritmo básico (para inteiros sem sinal) Inicialização: RP ← 0, RA ← A, RB ← B Ciclo (n iterações) se ( RB0 == 1 ) // bit menos significativo em RB RP ← RP + RA RA ← RA << 1, RB ← RB >> 1 No final, o resultado da multiplicação está em RP

Hardware para o algoritmo básico

Exemplo – multiplicar 1010 por 1001 (i.e. 109) Inicialização: RP: RA: RB: 1001 Ciclo 3 (RB0 = 0) RP: RA: RB: 0001 Ciclo 1 (RB0 = 1) RP: RA: RB: 0100 Ciclo 4 (RB0 = 1) RP: RA: RB: 0000 Ciclo 2 (RB0 = 0) RP: RA: RB: 0010 O resultado será então: RP: = = = 90

Pipelines

Introdução Arquitectura com unidade de controlo uniciclo

Introdução A mesma ideia, posta de uma forma diferente... Fetch
Descodificação Execução Acesso à memória Write back

Introdução Por cada instrução tem-se a sequência
Fetch (IF) – ler a instrução localizada no endereço dado por PC Descodificação (ID) – obter o opcode e operandos; ler os registos fonte Execução (EXE) – operações na ALU e controlo dos saltos Memória (MEM) – aceder à memória para escrever ou ler dados Write-back (WB) – escrever o resultado no registo de destino

Funcionamento em pipeline
Estrutura de um pipeline Separam-se as várias etapas por registos (buffers) E sincronizam-se esses registos com um sinal de relógio comum…

Com mais detalhe...

Ideia semelhante a uma linha de montagem: Por cada impulso de relógio é realizada uma etapa de cada instrução que está dentro do pipeline Se o pipeline tem N etapas, então N instruções podem estar simultaneamente dentro do pipeline Inst. i Inst. i+1 Inst. i+2 Inst. i+3 Inst. i+4

Ilustração do funcionamento Inst. 1 Inst. 2 Inst. 3 Inst. 4 Inst. 5 Inst. 6 … Programa a correr

Ilustração do funcionamento Inst. 1 Inst. 2 Inst. 3 Inst. 4 Inst. 5 Inst. 6 … Programa a correr Inst. 1

Ilustração do funcionamento Inst. 1 Inst. 2 Inst. 3 Inst. 4 Inst. 5 Inst. 6 … Programa a correr Inst. 2 Inst. 1

Ilustração do funcionamento Inst. 1 Inst. 2 Inst. 3 Inst. 4 Inst. 5 Inst. 6 … Programa a correr Inst. 3 Inst. 2 Inst. 1

Ilustração do funcionamento Inst. 1 Inst. 2 Inst. 3 Inst. 4 Inst. 5 Inst. 6 … Programa a correr Inst. 4 Inst. 3 Inst. 2 Inst. 1

Ilustração do funcionamento Inst. 1 Inst. 2 Inst. 3 Inst. 4 Inst. 5 Inst. 6 … Programa a correr Inst. 5 Inst. 4 Inst. 3 Inst. 2 Inst. 1

Ilustração do funcionamento Inst. 1 Inst. 2 Inst. 3 Inst. 4 Inst. 5 Inst. 6 … Programa a correr Inst. 6 Inst. 5 Inst. 4 Inst. 3 Inst. 2

Outra maneira de ver.. Ciclos de relógio 1º 2º 3º 4º 5º 6º 7º 8º 9º 10º 11º inst 1 IF ID EXE MEM WB inst 2 inst 3 inst 4 inst 5 inst 6 ... .... Por exemplo, no 5º ciclo de relógio, a instrução 1 está na fase WB, a instrução 2 na fase MEM, a instrução 3 na fase EXE, a inst. 4 está na fase ID e a inst. 5 na fase IF.

Desempenho em condições ideais
O pipeline está bem dividido todas as etapas demoram o mesmo tempo O pipeline encontra-se sempre cheio tem-se sempre uma instrução em cada etapa Ganho (ideal) face a uma versão sem pipeline:

Conflitos (pipeline hazards)
Mas num pipeline nem tudo são rosas... Existem situações em que Instruções em fases diferentes tentam aceder ao mesmo recurso (e.g. à memória) O resultado de uma instrução depende de outra que ainda não terminou a execução Situações deste género designam-se por conflitos (ou pipeline hazards) A existência de conflitos afectam o CPI médio, reduzindo o ganho de um pipeline...

Tipos de conflitos Conflitos de dados ocorrem quando existem dependências de dados entre instruções que se encontram dentro do pipeline Conflitos estruturais ocorrem quando duas instruções em fases diferentes tentam aceder ao mesmo recurso Conflitos de controlo ocorrem em instruções de salto, quando o salto depende de um resultado que ainda não foi calculado

Conflitos de dados Conflito RAW (Read after Write)
Para ilustrar a ocorrência destes conflitos vamos considerar que temos duas instruções: instrução 1 e instrução 2 A instrução 2 vai ser executada depois da instrução 1 Vamos supor que a instrução 2 lê dados que são o resultado da instrução 1 – existe uma dependência entre as instruções O conflito ocorre se a instrução 2 tentar ler os dados antes da instrução 1 os ter escrito A instrução 2 iria ler um valor desactualizado... Exemplo: ... inst. 1: ADD R0, R1, R2 # R0 ← R1 + R2 inst. 2: SUB R5, R0, R4 # R5 ← R0 – R4

Conflitos de dados Conflito RAW (cont.) CONFLITO !
k k+1 k+2 k+3 k+4 k+5 k+6 k+7 ... ADD R0, R1, R2 IF ID EXE MEM WB SUB R5, R0, R4 CONFLITO ! A instrução SUB está a utilizar o valor de R0 antes de tempo, pois a instrução ADD ainda não escreveu o resultado...

Conflitos de dados Resolução básica de conflitos Detecta-se o conflito
Inserem-se bolhas no pipeline Uma bolha é basicamente uma palavra de controlo que manda “não fazer nada” (nop) Cada bolha faz com que seja desperdiçado um ciclo de relógio

Conflitos de dados Para o caso anterior, resolve-se o conflito introduzindo 2 bolhas após detectado o conflito O conflito pode ser detectado quando é feita a descodificação do SUB Depois atrasa-se o SUB dois ciclos, de forma a dar tempo para fazer o WB do ADD k k+1 k+2 k+3 k+4 k+5 k+6 k+7 ... ADD R0, R1, R2 IF ID EXE MEM WB SUB R5, R0, R4 B … Conflito detectado Conflito resolvido

Conflitos de dados Outra maneira de ver o problema: SUB R5,R0,R4
ADD R0,R1,R2 …

Conflitos de dados Outra maneira de ver o problema: … SUB R5,R0,R4
ADD R0,R1,R2 …

Conflitos de dados Outra maneira de ver o problema: B … SUB R5,R0,R4
ADD R0,R1,R2 …

Conflitos de dados Outra maneira de ver o problema: B B … SUB R5,R0,R4
ADD R0,R1,R2

Conflitos de dados Outra maneira de ver o problema: B B … …
SUB R5,R0,R4

Conflitos de dados Resolução mais eficiente de conflitos RAW
Utiliza-se uma técnica chamada forwarding A ideia consiste em disponibilizar resultados nas entradas da unidade funcional (fase EXE)… …ainda antes de ser feito o write-back Quando são detectados conflitos RAW, utilizam-se esses resultados em vez do que foi lido dos registos

Conflitos de dados Utilização de forwarding Com mais detalhe:

Conflitos de dados Outros conflitos de dados
Conflito WAW (Write after Write) Ambas as instruções escrevem dados no mesmo local O conflito ocorre se a instrução 2 tentar escrever antes da instrução 1 escrever Conflito WAR (Write after Read) Uma instrução 1 lê dados do local onde a instrução 2 escreve O conflito ocorre se a instrução 2 tentar escrever antes da instrução 1 ler Só ocorrem em pipelines mais complexos, com várias fases onde são feitas leituras e escritas e nos registos

Conflitos estruturais
Duas (ou mais) instruções tentam aceder em simultâneo ao mesmo recurso Situação típica Quando se usa uma única memória para dados e programa, não se pode fazer o fetch (IF) ao mesmo tempo que uma instrução acede à memória para ler/escrever dados Outras situações Tentar escrever no mesmo registo em simultâneo (só ocorre em processadores com mais do que uma fase de write-back) Tentar ler ou escrever dados em simultâneo na mesma memória (só ocorre em processadores com mais do que uma fase de acesso à memória)

Exemplo de um conflito estrutural k k+1 k+2 k+3 k+4 k+5 k+6 k+7 ... LOAD R1, a IF ID EXE MEM WB ADD R3,R4,R5 SUB R6,R6,R7 XOR R1,R4,R5 CONFLITO ! Não pode ser feito o fetch ao mesmo tempo que se acede à memória para ler dados (o LOAD)...

Resolução do conflito Introdução de uma bolha antes do fetch... k k+1 k+2 k+3 k+4 k+5 k+6 k+7 k+8 ... LOAD R1, a IF ID EXE MEM WB ADD R3,R4,R5 SUB R6,R6,R7 XOR R1,R4,R5 B Conflito resolvido

Resoluções mais eficientes Memórias de dados e de instruções separadas Tipicamente este esquema é implementado usando uma memória cache para dados e outra para instruções Instruction pre-fetching É feito antecipadamente o fetch de várias instruções, que ficam guardadas numa memória interna (buffer de instruções) Quando o buffer fica vazio vão-se buscar mais instruções à memória.

Conflitos de controlo Ocorrem quando aparecem saltos
Saltos incondicionais O processador só fica a saber que é uma instrução de salto na fase ID... ... mas nessa altura, a instrução que está na posição de memória que se segue à de salto já se encontra na fase IF Saltos condicionais Para além do que acontece com os saltos incondicionais, só se sabe vai haver o salto após a verificação da condição de salto (tipicamente associada à fase EXE)

Só aqui se sabe que é um salto...
Conflitos de controlo Só aqui se sabe que é um salto... Nos saltos condicionais, só depois das flags serem actualizadas é que se sabe se o salto vai ser tomado ou não...

Conflitos de controlo Exemplo (salto incondicional) ...
LBL1: ADD R1, R4, R5 STORE a, R1 JUMP LBL1 LBL2: LOAD R1, a

Conflitos de controlo Ilustração do problema (salto incondicional):
k k+1 k+2 k+3 k+4 k+5 k+6 k+7 k+8 k+9 ... JUMP LBL1 IF ID EXE MEM WB LOAD R1, a B ADD R1, R4, R5 Perde-se 1 ciclo, pois é feito um fetch inútil da instrução que se segue à de salto (isto assumindo que o controlo está feito de forma a poder actualizar o valor de PC na altura em que a instrução de salto está em ID)

Conflitos de controlo Exemplo (salto condicional) ... DEC R1, R1
JZER END ADD R0, R1, R2 STORE a, R0 END: LOAD R1, a Umas vezes há salto, outras não...

Conflitos de controlo Ilustração do problema (salto condicional):
k k+1 k+2 k+3 k+4 k+5 k+6 k+7 k+8 k+9 ... DEC R1, R1 IF ID EXE MEM WB JZER END ADD R0, R1, R2 B STORE a, R4 LOAD R1, a Perdem-se 2 ciclos, pois só se irá actualizar o valor de PC depois do salto entrar na fase EXE (só aí se sabe que o salto se vai verificar ou não)...

Conflitos de controlo Minorar a introdução de bolhas: Previsão de saltos (branch prediction) Previsão estática Assume-se que o salto é sempre tomado (predict-taken) Ou se assume que o salto nunca é tomado (predict-not-taken) Previsão dinâmica A previsão depende do que se passou em saltos anteriores O estado da previsão de saltos vai mudando à medida que o programa vai correndo Muito usada em processadores actuais Em caso de previsão errada, perdem-se ciclos de processamento correspondentes às instruções que entretanto entraram no pipeline

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