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MC542 Organização de Computadores Teoria e Prática

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Apresentação em tema: "MC542 Organização de Computadores Teoria e Prática"— Transcrição da apresentação:

1 MC542 Organização de Computadores Teoria e Prática
2007 Prof. Paulo Cesar Centoducatte Review today, not so fast in future

2 MC542 Circuitos Lógicos Projeto de Circuitos Seqüenciais
“DDCA” - (Capítulo 3) “FDL” - (Capítulo 7) Review today, not so fast in future

3 Projeto de Circuitos Seqüenciais Sumário
Introdução Latches e Flip-Flops Projeto de Circuitos Síncronos Registradores Uso de Registradores com Barramento Registradores de Deslocamento Contadores Assíncronos Síncronos

4 Introdução As saídas de um circuito seqüencial dependem dos valores presente e passados de suas entradas. Lógica seqüencial possue memória. Algumas definições: Estado (State): conjunto de informações a cerca do circuito necessárias para se prever o seu comportamento futuro. Latches e flip-flops: elementos de estado que armazenam um bit Circuitos seqüencias Síncronos: circuito combinacional seguido de um banco de flip-flops

5 Elementos de Estados O estado de um circuito determina o seu comportamento futuro Elementos de Estado armazenam o estado Circuito bi-estável Latch SR Latch D Flip-flop D Outros tipos de flip-flops JK T SR

6 Circuito Bi-estável Bloco Fundamental para a construção dos outros elementos de estado Duas saídas: Q, Q Sem entradas.

7 Circuito Bi-estável: Comportamento
Considere os dois casos abaixo: Q = 0: então Q = 1 e Q = 0 Q = 1: então Q = 0 e Q = 1 O circuito bi-estável armazena 1 bit do estado na variável, Q (ou Q ) Porém não há entrada para controle do estado

8 Elemento de Memória com Controle
B Output Data Load TG1 TG2

9 SR Latch Latch Set/Reset (Latch SR) Definições Qual a tabela verdade?
Set: Saída igual a 1 Reset: saída igual a 0 Quando a entrada set, S, é 1 (e R = 0), Q = 1 Quando a entrada reset, R, é 1 (e S = 0), Q = 0 Qual a tabela verdade? R S Q

10 Considere os quatro casos possíveis:
SR Latch Considere os quatro casos possíveis: S = 1, R = 0 S = 0, R = 1 S = 0, R = 0 S = 1, R = 1

11 SR Latch S = 1, R = 0: then Q = 1 and Q = 0

12 SR Latch S = 0, R = 0: então Q = Qprev e Q = Qprev (memória!)
S = 1, R = 1: então Q = 0 e Q = 0 (estado invalido: Q ≠ NOT Q)

13 SR Latch Q a b R S S R Q a b 1 0/1 1/0 (no change)

14 SR Latch S R Q Latch SR Time 1 R S Q a b ? t 2 3 4 5 6 7 8 9 10

15 Latch SR com Enable S R x 1 Q( t ) (no change) En Q + ( ) Q R S En

16 Latch SR com Enable R Clk Q S 1 Time ? S Q Clk R

17 Latch SR com Nand S R En Q Qual a tabela verdade?

18 Latch D Q S R En D (Data) En D 1 x Q t + ( ) D Q En S R Q D En

19 Latch D t 1 2 3 4 Time En D Q

20 Flip-Flop D Flip-Flop D D Q Duas entradas: CLK, D
Q só muda na borda (subida ou decida) do CLK O flip-flop “samples” D na borda do CLK O flip-flop é chamado de dispositivo edge-triggered devido a ser ativo na borda do clock Flip-Flop D D Q

21 Flip-Flop D Mestre-Escravo
Q Master Slave Clock m s Clk CLK D Q N1 L1 L2 D Q

22 Flip-Flop D Mestre-Escravo
Clock Q m s =

23 Flip-Flop D vs. Latch D CLK D Q (latch) Q (flop)

24 Flip-Flop D vs. Latch D CLK D Q (latch) Q (flop)

25 Flip-Flop D Q Clock a b c Clk D Clock Q a b c

26 Flip-Flop D Sensível à Borda de Subida
Clock P4 P3 P1 P2 5 6 1 2 3 Q 4 D Q Clock

27 FF D Mestre-Escravo com Preste e Clear Assíncronos
Q D Clock Preset Clear D Q Clear Preset

28 FF D Sensível à Borda com Preste e Clear Assíncrono
Clock Q Clear Preset Preset Clear D Q

29 FF D Com Reset Síncrono D Q CLK Reset

30 Flip-Flop Tipo T D Q T Clock T Q T 1 Q t + ( )

31 Flip-Flop Tipo JK D Q J Clock K K 1 Q t + ( ) J J Q K

32 Registradores Conjunto de elementos de memória (flip-flops) utilizados para armazenar n bits. Utilizam em comum os sinais de clock e controle

33 Apresenta o seuinte comportamento:
Shift Register Apresenta o seuinte comportamento: t 1 2 3 4 5 6 7 Q Out = In

34 Shift Register Q Q Q Q 1 2 3 4 In D Q D Q D Q D Q Out Clock Q Q Q Q

35 Shift Register com Carga Paralela
Q 3 2 1 Clock Parallel input Parallel output Shift/Load Serial input D

36 Shift Register Universal
Entrada Serial Deslocamento a Esquerda Deslocamento a Direita Carga Paralela Saída Paralela Exercício: Desenhe o Diagrama do Shift Register Universal de 4 bits.

37 Registradores em um Barramento
Data Extern Bus Clock R 1 R 2 Rk R 1 R 1 R 2 R 2 Rk Rk in out in out in out Control circuit Function

38 Registradores em um Barramento

39 Contadores Assíncronos Síncronos

40 Contadores Contador Binário t 1 2 3 4 5 6 7 Q clk

41 Contador Binário – FF Tipo T
Clock Q 1 2 Count 3 4 5 6 7

42 Contador Binário – FF Tipo T
Q Clock 1 2 Contador Binário Assíncrono (up-counter)

43 Contador Binário – FF Tipo T (Down-Counter)
Clock Q 1 2 Count 7 6 5 4 3

44 Contador Binário – FF Tipo T (Down-Counter)
Q Clock 1 2 Contador Binário Assíncrono (down-counter)

45 Contadores Síncronos Clock cycle Q Q Q 2 1 Q changes 1 Q changes 1 1 2
Q changes 1 Q changes 1 1 2 2 1 3 1 1 4 1 5 1 1 6 1 1 7 1 1 1 8

46 Contador Binário Síncrono
Clock Q 1 2 Count 3 5 9 12 14 4 6 8 7 10 11 13 15

47 Contador Binário Síncrono
Q Clock 1 2 3

48 Contador Binário Síncrono com Enable e Clear
Q Clock Enable Clear

49 Contador de 4 bits com FF D
Clock Enable D Q 1 2 3 Output carry Como determinar as funções de exitação de cada FF? Projeto por Inspeção Projeto de Máquina de Estados Finitos (FSM)

50 Contador de 4 bits com FF D com Carga Paralela
Enable D Q 1 2 3 Load Clock Output carry Contador de 4 bits com FF D com Carga Paralela

51 Contador Módulo (exemplo:. Módulo 6)
1 2 3 4 5 Clock Count Q

52 Contador Módulo (exemplo: Módulo 6)
Enable Q 1 2 D Load Clock

53 Contador Módulo 6 com Reset Assíncrono
Q Clock 1 2

54 Contador Módulo 6 com Reset Assíncrono
Clock Q 1 2 Count 3 4 5


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