Arquiteturas Diferentes

Apresentação em tema: "Arquiteturas Diferentes"— Transcrição da apresentação:

1 Arquiteturas Diferentes
RAW TRIPS

2 Plano da Apresentação Introdução e Motivação
Por que buscar novas arquiteturas? Arquiteturas Escolhidas Arquiteturas Reconfiguráveis PipeRench (Carnegie Mellon) RAW (MIT) Arquitetura EDGE TRIPS (University of Texas at Austin) Comparativo Conclusão Questões

3 Introdução e Motivação
Por que buscas novas arquiteturas? Avanços do silício no limite Complexidade e custos crescentes Manutenção da Lei de Moore Novas idéias para complementar/substituir Exemplo: RISC

4 Arquiteturas Escolhidas
Arquiteturas Reconfiguráveis Programando o hardware FPGAs x Processadores Arquitetura EDGE Grafos

5 PipeRench Pipeline + Wrench FPGAs Prós: Maior densidade lógica
Flexibilidade Contras: Compilação complicada Falta de compatibilidade futura

6 PipeRench Hardware Virtual Capacidade física “infinita”
Abstração compilador/máquina Análoga à memória virtual Implementação: Pipelines Faixas Multiplexação do tempo

7 PipeRench FPGA 3 estágios físicos Estágio 1 Faixa 1 Faixa 2 Estágio 2

8 PipeRench FPGA 3 estágios físicos Estágio 1 Faixa 1 Faixa 2 Estágio 2

9 PipeRench FPGA 3 estágios físicos Estágio 1 Faixa 1 Faixa 2 Estágio 2

10 PipeRench FPGA 3 estágios físicos Estágio 1 Faixa 1 Faixa 2 Estágio 2

11 PipeRench FPGA 3 estágios físicos Estágio 1 Faixa 1 Faixa 2 Estágio 2

12 PipeRench FPGA 3 estágios físicos Estágio 1 Faixa 1 Faixa 2 Estágio 2

13 PipeRench FPGA 3 estágios físicos Estágio 1 Faixa 1 Faixa 2 Estágio 2

14 PipeRench FPGA 3 estágios físicos Estágio 1 Faixa 1 Faixa 2 Estágio 2

15 PipeRench FPGA 3 estágios físicos Estágio 1 Faixa 1 Faixa 2 Estágio 2

16 PipeRench FPGA 3 estágios físicos Estágio 1 Faixa 1 Faixa 2 Estágio 2

17 PipeRench FPGA 3 estágios físicos Estágio 1 Faixa 1 Faixa 2 Estágio 2

18 PipeRench FPGA 3 estágios físicos Estágio 1 Faixa 1 Faixa 2 Estágio 2

19 PipeRench FPGA 3 estágios físicos Estágio 1 Faixa 1 Faixa 2 Estágio 2

20 PipeRench Aplicações Multimídia Processamento de sinais Criptografia
Otimização de instruções (co-processamento) Uso restrito

21 RAW Reconfigurable Architecture Workstation Arquitetura simplista
Hardware escalável Controle do software Idéia: matriz de nós minimalistas Paralelismo Escalonamento Comunicação

22 RAW Estrutura do nó Processador RISC: PC, IRAM, DRAM, ALU, registradores, lógica configurável, switch programável Multicore? Paralelismo em nível de instrução

23 RAW Compilador 10 fases Otimizações
Paralelismo, paralelismo, paralelismo Roteamento Hardware simples x software complexo Implementação e Testes 2004: 2x a 100x vs Pentium III

24 TRIPS Tera-op, Reliable, Intelligently adaptive Processing System
Primeiro protótipo para a ISA EDGE (Explicit Data Graph Execution) Características do EDGE: Comunicaçao direta de instrução (modelo produtor-consumidor) Execução com alto nivel de paralelismo Execução segundo fluxograma gerado pelo compilador Comportamento do TRIPS: Opera por blocos de 128 instruções montadas pelo compilador Semântica seqüencial em nível de bloco, paralela dentro do bloco

25 TRIPS Design do chip dual-core

26 TRIPS Modelo de compilação e execução de um bloco

27 Comparativo Diferenças PipeRench: especializada RAW e TRIPS: genéricas
PipeRench: Delegação de tarefas ao hardware RAW e TRIPS: Responsabilidades ao compilador PipeRench e RAW: Arquiteturas reconfiguráveis TRIPS: Arquitetura EDGE

28 Comparativo Semelhanças Desenvolvimento de compilador em conjunto
Preocupação com paralelismo Simplicidade Pesquisa em universidades, grandes equipes, teses, testes

29 Conclusão Arquitetura do futuro: Co-processadores reconfiguráveis
Paralelismo estático, dinâmico, de todas as formas Compiladores complexos Mais camadas de abstração Um futuro distante? Inércia do mercado (medo da mudança) Código legado

30 Questões ?