Hardware Description Language Aula 4 –VHDL (introdução)

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1 Hardware Description Language Aula 4 –VHDL (introdução)
Prof. Afonso Ferreira Miguel, MSc

2 VHDL - Introdução USA DoD  VHSIC Program
VHSIC = Very Hight Speed Integrated Circuit VHDL = VHSIC Hardware Description Language 1ª Versão  1985; Padronizado pelo IEEE ASICS

3 VHDL – Design Tools Algumas ferramentas para HDL (síntese e simulação)
MAXPLUS II QUARTUS Verilog Mode Cypress Warp Silos Verilog HDL Active-HDL Model-Sim Synopsys Fusion/ViewSim

4 Entity x Architecture Descreve os pinos de entrada e saída
Descreve o comportamento do circuito

5 Tipos básicos bit ‘0’ ou ‘1’ std_logic ‘0’, ‘1’, ‘U’, ‘X’, ‘Z’, ‘-’
bit_vector “00..00”, “00..01”, “00..10”, ... std_logic_vector

6 Entity - Exemplos

7 Entity - Exemplos

8 Bibliotecas padrões

9 Architecture

10 Atribuição CSA Concurrent Signal Assign
Opcional em algumas ferramentas

11 Exemplo de código VHDL Biblioteca Entity Architecture

12 Exercício 1 Implementar e simular um Semi-Somador e um Somador-Completo em VHDL. Criar o símbolo deste módulo; Criar um Block Diagram (chamado de SOMA) e incluir um Semi-Somador e dois Somadores-Completos para implementar a função de soma de 3 bits: entradas: A2,A1,A0 e B2,B1,B0; saídas: Cout, S2,S1,S0. Compilar e simular o circuito final Lembrando... Semi somador: S = A XOR B C = A AND B Somador Completo S = (A XOR B) XOR Cin Cout = ((A XOR B) AND Cin) OR (A AND B)

13 Eventos

14 Eventos

15 Nós

16 Nós

17 Exercício 2 Modificar o exercício 1 para utilizar signal no somador completo.

18 Atribuição Condicional

19 Atribuição por seleção

20 Exercício 3 Implementar em VHDL um multiplexador de 4 canais por 4 bits com controle de habilitação. Se não estiver habilitado, a saída deve ficar com o valor “F”.

21 Concatenando

22 Concatenando

23 Resolução Não funciona no Quartus!