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O FLIP-FLOP Os latches e os flips-flops são os blocos elementares com os quais se constrói a maior parte dos circuitos sequenciais. Um flip-flop é um dispositivo.

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O FLIP-FLOP As latches e os flips-flops são os blocos elementares com os quais se constrói a maior parte dos circuitos sequenciais. Um flip-flop é um dispositivo.

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1 O FLIP-FLOP Os latches e os flips-flops são os blocos elementares com os quais se constrói a maior parte dos circuitos sequenciais. Um flip-flop é um dispositivo sequencial que amostra as suas entradas e que altera as suas saídas apenas em instantes determinados por um sinal de relógio. 􀂉

2 Circuito para filtrar sinal de Clock
O FLIP-FLOP Circuito para filtrar sinal de Clock Atraso de 5 ns Clock1 1 Clock1_inv Clock2 5 ns Atraso de 5 ns

3 Circuito para filtrar sinal de Clock
O FLIP-FLOP tipo D LATCH Tipo D Circuito para filtrar sinal de Clock D Q C Q_inv Símbolo

4 always @(posedge clock) begin
RTL (Register Transfer Level): descreve o que acontece a cada transição ativa do sinal de relogio clock) begin q <= d; end Lista de sensibilidade: posedge – borda de subida negedge – borda de descida Operador de atribuição para lógica sequencial

5 Circuito para filtrar sinal de Clock
O FLIP-FLOP tipo D LATCH Tipo D Circuito para filtrar sinal de Clock Tabela de Transição C D Qn+1 X Qn 1 D Q C Q_inv Símbolo

6 Simulação, só muda o dado na borda de subida do clock
O FLIP-FLOP tipo D Descrição RTL module flip_flop_D (output reg q, input clock, d); clock) q <= d ; endmodule Simulação, só muda o dado na borda de subida do clock

7 Simulação, só muda o dado na borda de subida do clock
O FLIP-FLOP tipo D Descrição RTL module flip_flop_D (output reg q, input clock, d); clock) q <= d ; endmodule Simulação, só muda o dado na borda de subida do clock

8 Simulação, só muda o dado na borda de descida do clock
O FLIP-FLOP tipo D Descrição RTL Descrição RTL module flip_flop_D_borda_de_descida (output reg q, input clock, d); clock) q <= d ; endmodule Simulação, só muda o dado na borda de descida do clock

9 FLIP-FLOP tipo D com reset e set assíncronos
moduleFlip_Flop_D_com_reset_e_set_assincronos (output reg q, input d, reset, set, clock); clock, negedge reset, posedge set) begin if (~reset) q <= 0 ; else if (set) q <= 1; else q <= d; end endmodule Descrição RTL

10 FLIP-FLOP tipo D com reset e set assíncronos
Descrição RTL moduleFlip_Flop_D_com_reset_e_set_assincronos (output reg q, input d, reset, set, clock); clock, negedge reset, posedge set) begin if (~reset) q <= 0 ; else if (set) q <= 1; else q <= d; end endmodule Descrição RTL Simulação

11 FLIP-FLOP tipo D com reset e set síncronos
Como seria a descrição Verilog de um flip –flop D Com set e reset síncronos (reset ativo em 0) ???????? Descrição RTL

12 FLIP-FLOP tipo D com reset e set síncronos
Solução: module Flip_Flop_D_com_reset_e_set_sincronos (output reg q, input d, reset, set, clock); clock) begin if (~reset) q <= 0 ; else if (set) q <= 1; else q <= d; end endmodule Descrição RTL Descrição RTL

13 Circuito para filtrar sinal de Clock
O FLIP-FLOP RS Circuito para filtrar sinal de Clock LATCH RS Q R C Q_inv S Símbolo

14 Circuito para filtrar sinal de Clock
O FLIP-FLOP RS Circuito para filtrar sinal de Clock LATCH RS Tabela de Transição C R S Qn+1 X Qn 1 - Q R C Q_inv S Símbolo


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