ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) AND DE DADOS ENTRE REGISTRADORES REG 0 :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS.

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1 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) AND DE DADOS ENTRE REGISTRADORES REG 0 :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FC: 1,0,X,?,= FS: 1,0,X,?,= FA: =,0,X,?,= FD: 1,0,X,?,= FI: 1,0,X,?,= REG D :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FP: 1,0,X,?,= FO: =,0,X,?,= AND REG D, REG O AND

2 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) AND DE DADO EM REGISTRADOR COM DADO IMEDIATO FC: 1,0,X,?,= FS: 1,0,X,?,= FA: 1,0,X,?,= FD: 1,0,X,?,= FI: 1,0,X,?,= REG D :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FP: 1,0,X,?,= FO: 1,0,X,?,= AND REG D, No AND No :NH,NL

3 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) AND DE DADO EM REG COM DADO EM MEMORIA E RESULTADO EM REG AND REG D, [REG O ] REG 0 :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FC: =,0,X,?,= FS: 1,0,X,?,= FA: =,0,X,?,= FD: 1,0,X,?,= FI: 1,0,X,?,= REG D :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FP: 1,0,X,?,= FO: =,0,X,?,= MEM OBS: REG O PODE SER UM NUMERO DE 16 BITS, COMBINAÇÃO DOS REGISTRADORES OU COMBINAÇÃO DE REGISTRADORES COM NUMEROS. AND

4 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) AND DE DADO EM REG COM DADO EM MEMORIA E RESULTADO EM MEM AND [REG D ], REG O FC: 1,0,X,?,= FS: 1,0,X,?,= FA: 1,0,X,?,= FD: 1,0,X,?,= FI: 1,0,X,?,= REG O :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FP: 1,0,X,?,= FO: 1,0,X,?,= MEM OBS: REG O PODE SER UM NUMERO DE 16 BITS, COMBINAÇÃO DOS REGISTRADORES OU COMBINAÇÃO DE REGISTRADORES COM NUMEROS. AND REG D :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS

5 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) OR DE DADOS ENTRE REGISTRADORES REG 0 :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FC: 1,0,X,?,= FS: 1,0,X,?,= FA: =,0,X,?,= FD: 1,0,X,?,= FI: 1,0,X,?,= REG D :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FP: 1,0,X,?,= FO: =,0,X,?,= OR REG D, REG O OR

6 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) OR DE DADO EM REGISTRADOR COM DADO IMEDIATO FC: 1,0,X,?,= FS: 1,0,X,?,= FA: 1,0,X,?,= FD: 1,0,X,?,= FI: 1,0,X,?,= REG D :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FP: 1,0,X,?,= FO: 1,0,X,?,= OR REG D, No OR No :NH,NL

7 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) OR DE DADO EM REG COM DADO EM MEMORIA E RESULTADO EM REG OR REG D, [REG O ] REG 0 :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FC: =,0,X,?,= FS: 1,0,X,?,= FA: =,0,X,?,= FD: 1,0,X,?,= FI: 1,0,X,?,= REG D :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FP: 1,0,X,?,= FO: =,0,X,?,= MEM OBS: REG O PODE SER UM NUMERO DE 16 BITS, COMBINAÇÃO DOS REGISTRADORES OU COMBINAÇÃO DE REGISTRADORES COM NUMEROS. OR

8 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) OR DE DADO EM REG COM DADO EM MEMORIA E RESULTADO EM MEM OR [REG D ], REG O FC: 1,0,X,?,= FS: 1,0,X,?,= FA: 1,0,X,?,= FD: 1,0,X,?,= FI: 1,0,X,?,= REG O :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FP: 1,0,X,?,= FO: 1,0,X,?,= MEM OBS: REG O PODE SER UM NUMERO DE 16 BITS, COMBINAÇÃO DOS REGISTRADORES OU COMBINAÇÃO DE REGISTRADORES COM NUMEROS. OR REG D :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS

9 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) XOR DE DADOS ENTRE REGISTRADORES REG 0 :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FC: 1,0,X,?,= FS: 1,0,X,?,= FA: =,0,X,?,= FD: 1,0,X,?,= FI: 1,0,X,?,= REG D :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FP: 1,0,X,?,= FO: =,0,X,?,= XOR REG D, REG O XOR

10 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) XOR DE DADO EM REGISTRADOR COM DADO IMEDIATO FC: 1,0,X,?,= FS: 1,0,X,?,= FA: 1,0,X,?,= FD: 1,0,X,?,= FI: 1,0,X,?,= REG D :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FP: 1,0,X,?,= FO: 1,0,X,?,= XOR REG D, No XOR No :NH,NL

11 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) XOR DE DADO EM REG COM DADO EM MEMORIA E RESULTADO EM REG XOR REG D, [REG O ] REG 0 :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FC: =,0,X,?,= FS: 1,0,X,?,= FA: =,0,X,?,= FD: 1,0,X,?,= FI: 1,0,X,?,= REG D :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FP: 1,0,X,?,= FO: =,0,X,?,= MEM OBS: REG O PODE SER UM NUMERO DE 16 BITS, COMBINAÇÃO DOS REGISTRADORES OU COMBINAÇÃO DE REGISTRADORES COM NUMEROS. XOR

12 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) XOR DE DADO EM REG COM DADO EM MEMORIA E RESULTADO EM MEM XOR [REG D ], REG O FC: 1,0,X,?,= FS: 1,0,X,?,= FA: 1,0,X,?,= FD: 1,0,X,?,= FI: 1,0,X,?,= REG O :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FP: 1,0,X,?,= FO: 1,0,X,?,= MEM OBS: REG O PODE SER UM NUMERO DE 16 BITS, COMBINAÇÃO DOS REGISTRADORES OU COMBINAÇÃO DE REGISTRADORES COM NUMEROS. XOR REG D :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS

13 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) AND DE DADOS ENTRE REGISTRADORES REG 0 :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FC: 1,0,X,?,= FS: 1,0,X,?,= FA: =,0,X,?,= FD: 1,0,X,?,= FI: 1,0,X,?,= REG D :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FP: 1,0,X,?,= FO: =,0,X,?,= TEST REG D, REG O AND

14 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) TEST DE DADO EM REGISTRADOR COM DADO IMEDIATO FC: 1,0,X,?,= FS: 1,0,X,?,= FA: 1,0,X,?,= FD: 1,0,X,?,= FI: 1,0,X,?,= REG D :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FP: 1,0,X,?,= FO: 1,0,X,?,= TEST REG D, No AND No :NH,NL

15 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) AND DE DADO EM REG COM DADO EM MEMORIA E RESULTADO EM REG TEST REG D, [REG O ] REG 0 :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FC: =,0,X,?,= FS: 1,0,X,?,= FA: =,0,X,?,= FD: 1,0,X,?,= FI: 1,0,X,?,= REG D :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FP: 1,0,X,?,= FO: =,0,X,?,= MEM OBS: REG O PODE SER UM NUMERO DE 16 BITS, COMBINAÇÃO DOS REGISTRADORES OU COMBINAÇÃO DE REGISTRADORES COM NUMEROS. AND

16 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) AND DE DADO EM REG COM DADO EM MEMORIA E RESULTADO EM MEM TEST [REG D ], REG O FC: 1,0,X,?,= FS: 1,0,X,?,= FA: 1,0,X,?,= FD: 1,0,X,?,= FI: 1,0,X,?,= REG O :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FP: 1,0,X,?,= FO: 1,0,X,?,= MEM OBS: REG O PODE SER UM NUMERO DE 16 BITS, COMBINAÇÃO DOS REGISTRADORES OU COMBINAÇÃO DE REGISTRADORES COM NUMEROS. AND REG D :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS

17 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) INVERTER DADO EM REGISTRADOR FC: 1,0,X,?,= FS: 1,0,X,?,= FA: =,0,X,?,= FD: 1,0,X,?,= FI: 1,0,X,?,= REG :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FP: 1,0,X,?,= FO: =,0,X,?,= NOT REG #

18 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) INVERTER DADO EM MEMORIA NOT [REG] FC: 1,0,X,?,= FS: 1,0,X,?,= FA: 1,0,X,?,= FD: 1,0,X,?,= FI: 1,0,X,?,= REG :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS FP: 1,0,X,?,= FO: 1,0,X,?,= MEM OBS: REG PODE SER UM NUMERO DE 16 BITS, COMBINAÇÃO DOS REGISTRADORES OU COMBINAÇÃO DE REGISTRADORES COM NUMEROS. #

19 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO INCONDICIONAL FAR (OUTRO SEGMENTO) JMP SEG : OFFSET CSIP CPU

20 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO INCONDICIONAL NEAR (MESMO SEGMENTO) JMP OFFSET IP CPU

21 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO INCONDICIONAL RELATIVO NEAR (MESMO SEGMENTO) JMP DISP IP CPU + (1 BYTE)

22 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO INCONDICIONAL INDIRETO NEAR(MESMO SEGMENTO) JMP REG REG CPU IP REG :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS

23 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO INCONDICIONAL INDIRETO FAR(OUTRO SEGMENTO) JMP [REG] CPU IP REG :AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI,SP,BP,CS, DS,ES,SS MEM OFFSET SEGMENTO CS OBS: REG PODE SER UM NUMERO DE 16 BITS, COMBINAÇÃO DOS REGISTRADORES OU COMBINAÇÃO DE REGISTRADORES COM NUMEROS.

24 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO CONDICIONAL RELATIVO NEAR ( MESMO SEGMENTO) JA DISP IP CPU + OUTRO MNEUMONICO: JNBE (NOT BELOW OR EQUAL) DESVIA SE CF=0 E ZF =0 USO: DESCOBRIR SE UM OPERANDO SEM SINAL É > QUE OUTRO OPERANDO SEM SINAL. APÓS A OPERAÇÃO OP1 – OP2, SE CF=0 E ZF =0, O OP1 É > ( A BOVE) QUE O OP2. (1 BYTE)

25 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO CONDICIONAL RELATIVO NEAR ( MESMO SEGMENTO) JAE DISP IP CPU + OUTRO MNEUMONICO: JNB (NOT BELOW ) DESVIA SE CF=0 USO: DESCOBRIR SE UM OPERANDO SEM SINAL É QUE OUTRO OPERANDO SEM SINAL. APÓS A OPERAÇÃO OP1 – OP2, SE CF=0, O OP1 É ( A BOVE OR E QUAL) QUE O OP2. (1 BYTE)

26 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO CONDICIONAL RELATIVO NEAR ( MESMO SEGMENTO) JNAE DISP IP CPU + OUTRO MNEUMONICO: JB ( BELOW ) DESVIA SE CF=1 USO: DESCOBRIR SE UM OPERANDO SEM SINAL É < QUE OUTRO OPERANDO SEM SINAL. APÓS A OPERAÇÃO OP1 – OP2, SE CF=1, O OP1 É ( N OT( A BOVE OR E QUAL)) QUE O OP2. (1 BYTE)

27 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO CONDICIONAL RELATIVO NEAR ( MESMO SEGMENTO) JNA DISP IP CPU + OUTRO MNEUMONICO: JBE ( BELOW OR EQUAL ) DESVIA SE CF=1 OU ZF=1 USO: DESCOBRIR SE UM OPERANDO SEM SINAL É QUE OUTRO OPERANDO SEM SINAL. APÓS A OPERAÇÃO OP1 – OP2, SE CF=1 OU ZF=1, O OP1 É ( N OT A BOVE) QUE O OP2. (1 BYTE)

28 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO CONDICIONAL RELATIVO NEAR ( MESMO SEGMENTO) JE DISP IP CPU + OUTRO MNEUMONICO: JZ ( ZERO ) DESVIA SE ZF=1 USO: DESCOBRIR SE UM OPERANDO SEM SINAL É = QUE OUTRO OPERANDO SEM SINAL. APÓS A OPERAÇÃO OP1 – OP2, SE ZF=1, O OP1 É = ( E QUAL) QUE O OP2. (1 BYTE)

29 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO CONDICIONAL RELATIVO NEAR ( MESMO SEGMENTO) JNE DISP IP CPU + OUTRO MNEUMONICO: JNZ ( NOT ZERO ) DESVIA SE ZF=0 USO: DESCOBRIR SE UM OPERANDO SEM SINAL É QUE OUTRO OPERANDO SEM SINAL. APÓS A OPERAÇÃO OP1 – OP2, SE ZF=0, O OP1 É ( N OT E QUAL) QUE O OP2. (1 BYTE)

30 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO CONDICIONAL RELATIVO NEAR ( MESMO SEGMENTO) JO DISP IP CPU + DESVIA SE OF=1 USO: DESCOBRIR SE O RESULTADO DE UMA OPERAÇÃO COM OPERANDOS COM SINAL GEROU OVERFLOW. APÓS A OPERAÇÃO, SE OF=1, HOUVE O VERFLOW. (1 BYTE)

31 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO CONDICIONAL RELATIVO NEAR ( MESMO SEGMENTO) JNO DISP IP CPU + DESVIA SE OF=O USO: DESCOBRIR SE O RESULTADO DE UMA OPERAÇÃO COM OPERANDOS COM SINAL NÃO GEROU OVERFLOW. APÓS A OPERAÇÃO, SE OF=0, NÃO ( N OT) HOUVE O VERFLOW. (1 BYTE)

32 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO CONDICIONAL RELATIVO NEAR ( MESMO SEGMENTO) JS DISP IP CPU + DESVIA SE SF=1 USO: DESCOBRIR SE O RESULTADO DE UMA OPERAÇÃO COM OPERANDOS COM SINAL GEROU SINAL NEGATIVO. APÓS A OPERAÇÃO, SE SF=1, O RESULTADO DEU NEGATIVO BIT S =1. (1 BYTE)

33 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO CONDICIONAL RELATIVO NEAR ( MESMO SEGMENTO) JNS DISP IP CPU + DESVIA SE SF=0 USO: DESCOBRIR SE O RESULTADO DE UMA OPERAÇÃO COM OPERANDOS COM SINAL GEROU SINAL POSITIVO. APÓS A OPERAÇÃO, SE SF=1, O RESULTADO DEU POSITIVO BIT S =O NS. (1 BYTE)

34 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO CONDICIONAL RELATIVO NEAR ( MESMO SEGMENTO) JP DISP IP CPU + DESVIA SE PF=1 USO: DESCOBRIR SE O RESULTADO DE UMA OPERAÇÃO GEROU UM NUMERO PAR DE 1´s. APÓS A OPERAÇÃO, SE PF=1, O RESULTADO GEROU UM NUMERO PAR DE 1´s. (1 BYTE) OUTRO MNEUMONICO: JPE ( P ARITY E VEN)

35 ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO CONDICIONAL RELATIVO NEAR ( MESMO SEGMENTO) JNP DISP IP CPU + DESVIA SE PF=0 USO: DESCOBRIR SE O RESULTADO DE UMA OPERAÇÃO GEROU UM NUMERO IMPAR DE 1´s. APÓS A OPERAÇÃO, SE PF=0, O RESULTADO GEROU UM NUMERO IMPAR DE 1´s. (1 BYTE) ARQUITETURA DE COMPUTADORES OUTRO MNEUMONICO: JPO ( P ARITY O DD)