SINAIS DE SAIDA DA UNIDADE DE CONTROLE

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1 SINAIS DE SAIDA DA UNIDADE DE CONTROLE
ARQUITETURA DE COMPUTADORES 35 BITS CONTR. CONEXÃO ET1|ST1|ET2|ST2|EA|SA|EB|SB|ERDADOS|SRDADOS|ERI|SALU|ERAL|ERAH|SRAH|SVIL|SVIH|EIR|EPCL|SPCL|EPCH|SPCH|EDCL|SDCL|EDCH|SDCH|ESPL|SSPL|ESPH|SSPH|SPC|SDC|SSP|EFC|EREND 16 R.END B.END PC DC SP A B 8 B.DADOS R.DADOS UNID. DE INTERFACE RA VI IR T1 T2 REG´s FC ALU CONTR. CONEXÃO 16 BITS RD UNID. DE CONTROLE 8 BITS WR 1 BIT

2 EXEMPLOS DE SAIDAS DA UNIDADE DE CONTROLE
ARQUITETURA DE COMPUTADORES 35 BITS CONTR. CONEXÃO ET1|ST1|ET2|ST2|EA|SA|EB|SB|ERDADOS|SRDADOS|ERI|SALU|ERAL|ERAH|SRAH|SVIL|SVIH|EIR|EPCL|SPCL|EPCH|SPCH|EDCL|SDCL|EDCH|SDCH|ESPL|SSPL|ESPH|SSPH|SPC|SDC|SSP|EFC|EREND 16 R.END B.END INTERNA PC DC SP A B B <- A SA=1 EB=1 8 B.DADOS INTERNA R.DADOS A <- A+B SA=1 ET1=1 SB=1 ET2=1 EA=1 SALU =1 FALU=4 UNID. DE INTERFACE RA VI IR T1 T2 REG´s FC ALU CONTR. CONEXÃO 16 BITS RD UNID. DE CONTROLE 8 BITS WR 1 BIT

3 UNIDADE DE CONTROLE CLK MAQUINA DE ESTADOS E3 E2 EN E1
ARQUITETURA DE COMPUTADORES UNIDADE DE CONTROLE MAQUINA DE ESTADOS E3 CLK E2 EN E1 CADA TRANSIÇÃO DO CLK PROVOCA UMA MUDANÇA DE ESTADO, CARGA EM REGISTRADORES...

4 CODIFICAÇÃO DO CAMPO DE CONEXÃO DA UNIDADE DE CONTROLE
ARQUITETURA DE COMPUTADORES CODIFICAÇÃO DO CAMPO DE CONEXÃO DA UNIDADE DE CONTROLE BITS CAMPO DE CONEXÃO COMPLETAMENTE DECODIFICADO CADA BIT CONTROLA A ENTRADA OU SAIDA DE UM REGISTRADOR CAMPO DE CONEXÃO PARCIALMENTE CODIFICADO SUB CAMPOS CODIFICADOS CONTROLAM AS ENTRADAS OU SAIDAS DE REGISTRADORES ASSOCIADOS AO SUB CAMPO CAMPO DE CONEXÃO COMPLETAMENTECODIFICADO O CAMPO CODIFICADO CONTROLA AS ENTRADAS E SAIDAS DOS REGISTRADORES

5 CAMPO DE CONEXÃO PARCIALMENTE CODIFICADO
ARQUITETURA DE COMPUTADORES CAMPO DE CONEXÃO PARCIALMENTE CODIFICADO O CAMPO DE CONEXÃO É DIVIDIDO EM SUB CAMPOS CODIFICADOS, QUE AO SEREM SUBMETIDOS A DECODIFICADORES SIMPLES (APENAS UMA SAIDA SELECIONADA POR VEZ), PROVOCAM A REGENERAÇÃO DO CAMPO DE CONEXÃO COMPLETAMENTE DECODIFICADO. DEC DEC DEC

6 CAMPO DE CONEXÃO PARCIALMENTE CODIFICADO P/ CPU 8080 – SIMPLIFICADA
ARQUITETURA DE COMPUTADORES CAMPO DE CONEXÃO PARCIALMENTE CODIFICADO P/ CPU 8080 – SIMPLIFICADA SUBCAMPOS B. DADOS INTERNA B. END INTERNA FC N. CONEX SAIDA ENTRADA SAIDA ENTRADA ENTRADA ET ST EREND SSP EFC ET ST SDC EA SA SPC EB SB ERDADOS SRDADOS ERI SALU ERL SRAL ERH SRAH ESPL SSPL ESPH SSPH EDCL SDCL EDCH SDCH EPCL SPCL EPCH SPCH SVIL SVIH

7 CAMPO DE CONEXÃO PARCIALMENTE CODIFICADO P/ CPU 8080 – SIMPLIFICADA
ARQUITETURA DE COMPUTADORES CAMPO DE CONEXÃO PARCIALMENTE CODIFICADO P/ CPU 8080 – SIMPLIFICADA B. DADOS INTERNA NUM BITS ENTRADA: SAIDA : = B. END. INTERNA NUM BITS ENTRADA: SAIDA : 1+ 1 = FLAG NUM BITS ENTRADA: 1 + 1= TOTAL: NÃO CONEX.

8 CAMPO DE CONEXÃO PARCIALMENTE CODIFICADO P/ CPU 8080 – SIMPLIFICADA
ARQUITETURA DE COMPUTADORES CAMPO DE CONEXÃO PARCIALMENTE CODIFICADO P/ CPU 8080 – SIMPLIFICADA B. DADOS INTERNA |B. END. INTERNA|FLAG ENTRADA|SAIDA |ENT|S |ENTRADA _ _ _ _|_ _ _ _|_ _|_|_ EFC DEC.4X16 DEC.4X16 DEC.2X4 EREND SSP SPC ST1 ET1 ESPCH SA ST2 ESPCH

9 CAMPO DE CONEXÃO COMPLETAMENTE CODIFICADO P/ CPU 8080 – SIMPLIFICADA
ARQUITETURA DE COMPUTADORES CAMPO DE CONEXÃO COMPLETAMENTE CODIFICADO P/ CPU 8080 – SIMPLIFICADA CALCULAR O NUMERO DE CONEXÕES GERADAS POR CADA SUBCAMPO. COMO AS CONEXÕES EM CADA SUBCAMPO SÃO INDEPENDENTES, O NUMERO TOTAL DE LIGAÇÕES (TT) É O PRODUTO DO NUMERO DE LIGAÇÕES GERADAS POR CADA SUBCAMPO. O CAMPO DE CONEXÃO TERÁ J BITS, SENDO QUE 2J > TT

10 CAMPO DE CONEXÃO COMPLETAMENTE CODIFICADO P/ CPU 8080 – SIMPLIFICADA
ARQUITETURA DE COMPUTADORES CAMPO DE CONEXÃO COMPLETAMENTE CODIFICADO P/ CPU 8080 – SIMPLIFICADA NÃO CONEX. B. DADOS. INTERNA : (16 X 14) – = 212 B. END. INTERNA : (3 x 1) = 4 FLAG : = 2 NUMERO DE CONEXÕES: 212 X 4 X = 1696 NUMERO DE BITS : = 11 CAMPO DE CONEXÃO DA UNID. CONTROLE CONEX. SAIDA/ENTR. NO MESMO REG. ENDEREÇO MEMORIA DADO CAMPO COMPLETAMENTE DECODIFICADO

11 CAMPO DE CONEXÃO COMPLETAMENTE CODIFICADO P/ CPU 8080 – SIMPLIFICADA
ARQUITETURA DE COMPUTADORES CAMPO DE CONEXÃO COMPLETAMENTE CODIFICADO P/ CPU 8080 – SIMPLIFICADA EXEMPLO UNIDADE DE CONTROLE MEMORIA ET1.....SPCL SPC.....EREND.... T1 <- PCL E REND <- PC

12 EXERCICIO 3 CAMPO PARCIALMENTE CODIFICADO DA CPU 8088 – SIMPLIFICADA.
ARQUITETURA DE COMPUTADORES EXERCICIO 3 CAMPO PARCIALMENTE CODIFICADO DA CPU 8088 – SIMPLIFICADA.

13 RESUMO DAS AULAS ANTERIORES
ARQUITETURA DE COMPUTADORES RESUMO DAS AULAS ANTERIORES B. END. B. DADOS RD ALU REG´s B. CONTR. WR UNID. CONTROLE INTERFACE

14 RESUMO DAS AULAS ANTERIORES
ARQUITETURA DE COMPUTADORES RESUMO DAS AULAS ANTERIORES CLK CAMPO DE CONEXÃO UNIDADE DE CONTROLE IR CAMPO DE OPERAÇÃO DA ALU FC CAMPO DE SINAIS DE CONTROLE UNID. CONTROLE É UMA MAQUINA DE ESTADOS A CADA CLK HÁ UMA MUDANÇA DE ESTADO

15 RESUMO DAS AULAS ANTERIORES
ARQUITETURA DE COMPUTADORES RESUMO DAS AULAS ANTERIORES FUNÇÃO DA UNIDADE DE CONTROLE ESTADO BUSCA DE INSTRUÇÃO . EXEC. DA INSTR. A EXEC. DA INSTR. B EXEC. DA INSTR. J OBS: A BUSCA QUANTO A EXEC. PODEM NECESSITAR DE MAIS DE UM ESTADO

16 UNIDADE DE INTERFACE ARQUITETURA DE COMPUTADORES
R.END QUANDO O SINAL MEMRD TERMINA, A INSTR. OU DADO LIDO DA MEMORIA É CARREGADO NO REG. DADOS UNID. DE INTERFACE R.DADOS RD D Q CLK MEMRD WR D Q CLK MEMWR CLK

17 PROJETO DA UNIDADE DE CONTROLE
ARQUITETURA DE COMPUTADORES PROJETO DA UNIDADE DE CONTROLE ESPECIFICAÇÕES 1 TCLK REGISTRADOR 2 TCLK FC SOMENTE 1 ESTADO PODE SER PULADO TESTANDO O FLAG DE CARRY #FC

18 ESTADOS PARA BUSCAR INSTRUÇÃO NA MEMORIA – 8080 SIMPLIFICADA
ARQUITETURA DE COMPUTADORES ESTADOS PARA BUSCAR INSTRUÇÃO NA MEMORIA – 8080 SIMPLIFICADA C. CONEX |C.OPER |CSC B. DADOS |B.END | |RD|WR ENTR|SAID|ENTR|SAID| | | ESTADO B0 B1 B2 B3 B4 C. DE CONEX. REND <- PC , T1 <-PCL PCL <- SALU, FC <- COUT T1 <- PCH PCH <- SALU IR <- RDADOS C. DE OPER. INC (T1) INC(T1) C. S. C. RD #RD FC=1 FC=0 B5 B0 B1 B2 B3 B4 B5 REND ? REND PC REND PC REND PC REND PC REND PC PC ? PC ? PC ? PC ? PC PC T1 ? T1 PCL T1 PCL T1 PCH T1 PCH T1 PCH RDAD ? RDAD ? RDAD ? RDAD RDAD RDAD IR ? IR ? IR ? IR ? IR ? IR ALU ? ALU INC ALU ? ALU INC ALU ? ALU ? FC ? FC ? FC FC FC FC

19 DIAGRAMA DE TEMPO NO BARRAMENTO – BUSCA
ARQUITETURA DE COMPUTADORES DIAGRAMA DE TEMPO NO BARRAMENTO – BUSCA C. CONEX |C.OPER |CSC B. DADOS |B.END | |RD|WR ENTR|SAID|ENTR|SAID| | | ESTADO B0 B1 B2 B3 B4 C. DE CONEX. REND <- PC , T1 <-PCL PCL <- SALU, FC <- COUT T1 <- PCH PCH <- SALU IR <- RDADOS C. DE OPER. INC (T1) INC(T1) C. S. C. RD #RD FC=1 FC=0 B5 B0 B1 B2 B3 B4 B5 CLK B.END. MEMRD 6 TCLK B.DADOS

20 ESTADOS PARA EXECUTAR A INSTRUÇÃO A <- A+ B – 8080 SIMPLIFICADA
ARQUITETURA DE COMPUTADORES ESTADOS PARA EXECUTAR A INSTRUÇÃO A <- A+ B – 8080 SIMPLIFICADA C. CONEX |C.OPER |CSC B. DADOS |B.END | |RD|WR ENTR|SAID|ENTR|SAID| | | ESTADO E0 E1 E2 C. DE CONEX. T1 <-A T2 <- B, A <- SALU, FC <- COUT C. DE OPER. SOMA C. S. C. #RD E0 E1 E2 E3 A ? A ? A ? A B ? B ? B ? B ? T1 ? T1 A T1 A T1 A RDAD ? RDAD ? RDAD ? RDAD ? T2 ? T2 ? T2 B T2 B 3 TCLK ALU ? ALU ? ALU SOMA ALU ? FC ? FC ? FC ? FC

21 ESTADOS PARA EXECUTAR A INSTRUÇÃO A< (DC) – 8080 SIMPLIFICADA
ARQUITETURA DE COMPUTADORES ESTADOS PARA EXECUTAR A INSTRUÇÃO A< (DC) – 8080 SIMPLIFICADA C. CONEX |C.OPER |CSC B. DADOS |B.END | |RD|WR ENTR|SAID|ENTR|SAID| | | ESTADO E0 E1 E2 E3 C. DE CONEX. REND <- DC A <- RDADOS C. DE OPER. C. S. C. RD #RD E4 E0 E1 E2 E3 E4 REND ? REND DC REND DC REND DC REND DC DC ? DC ? DC ? DC ? DC ? A ? A ? A ? A ? A RDAD ? RDAD ? RDAD ? RDAD RDAD IR ? IR ? IR ? IR ? IR ? 4 TCLK ALU ? ALU ? ALU ? ALU ? ALU ? FC ? FC ? FC ? FC ? FC ?

22 ARQUITETURA DE COMPUTADORES
DIAGRAMA DE TEMPO NO BARRAMENTO, INSTRUÇÃO A< (DC) – 8080 SIMPLIFICADA C. CONEX |C.OPER |CSC B. DADOS |B.END | |RD|WR ENTR|SAID|ENTR|SAID| | | ESTADO E0 E1 E2 E3 C. DE CONEX. REND <- DC A <- RDADOS C. DE OPER. C. S. C. RD #RD E4 E0 B0 E1 E2 E3 CLK B.END. MEMRD 4 TCLK B.DADOS

23 ESTADOS PARA EXECUTAR A INSTRUÇÃO A< A + (DC) – 8080 SIMPLIFICADA
ARQUITETURA DE COMPUTADORES ESTADOS PARA EXECUTAR A INSTRUÇÃO A< A + (DC) – 8080 SIMPLIFICADA C. CONEX |C.OPER |CSC B. DADOS |B.END | |RD|WR ENTR|SAID|ENTR|SAID| | | ESTADO E0 E1 E2 E3 C. DE CONEX. REND <- DC T1 <- A T2 <- RDADOS A <- SALU, FC <-COUT C. DE OPER. SOMA C. S. C. RD #RD 5 TCLK E4 E5 E0 E1 E2 E3 E4 E5 REND ? REND DC REND DC REND DC REND DC REND DC T2 ? T2 ? T2 ? T2 ? T2 T2 A ? A ? A ? A ? A ? A RDAD ? RDAD ? RDAD ? RDAD RDAD RDAD T1 T1 A IR A T1 A T1 A T1 A ALU ? ALU ? ALU ? ALU ? ALU ALU ? FC ? FC ? FC ? FC ? FC ? FC

24 ARQUITETURA DE COMPUTADORES
DIAGRAMA DE TEMPO NO BARRAMENTO, INSTRUÇÃO A< A + (DC) – 8080 SIMPLIFICADA C. CONEX |C.OPER |CSC B. DADOS |B.END | |RD|WR ENTR|SAID|ENTR|SAID| | | ESTADO E0 E1 E2 33 C. DE CONEX. REND <- DC T2 <- RDADOS A <- SALU, FC <- COUT C. DE OPER. SOMA C. S. C. RD #RD E4 E5 E4 E0 B0 E1 E2 33 CLK B.END. MEMRD 5 TCLK B.DADOS

25 ESTADOS PARA EXECUTAR A INSTRUÇÃO (DC) < - B – 8080 SIMPLIFICADA
ARQUITETURA DE COMPUTADORES ESTADOS PARA EXECUTAR A INSTRUÇÃO (DC) < - B – 8080 SIMPLIFICADA C. CONEX |C.OPER |CSC B. DADOS |B.END | |RD|WR ENTR|SAID|ENTR|SAID| | | ESTADO E0 E1 E2 C. DE CONEX. REND <- DC ,RDADO <-B C. DE OPER. C. S. C. WR #WR E0 E1 E2 REND ? REND DC REND DC DC ? DC ? DC ? A ? A ? A ? RDAD ? RDAD B RDAD IR ? IR ? IR ? 3 TCLK ALU ? ALU ? ALU ? FC ? FC ? FC ?

26 ARQUITETURA DE COMPUTADORES
DIAGRAMA DE TEMPO NO BARRAMENTO, INSTRUÇÃO (DC) <- B– 8080 SIMPLIFICADA C. CONEX |C.OPER |CSC B. DADOS |B.END | |RD|WR ENTR|SAID|ENTR|SAID| | | ESTADO E0 E1 E2 C. DE CONEX. REND <- DC ,RDADO <-B C. DE OPER. C. S. C. WR #WR E0 B0 E1 E2 CLK B.END. MEMWR 3 TCLK B.DADOS

27 PROJETO DA UNIDADE DE CONTROLE
ARQUITETURA DE COMPUTADORES PROJETO DA UNIDADE DE CONTROLE ESPECIFICAÇÃO: UNID. CONTROLE MICROPROGRAMADA MEMORIA C.CONEXÃO|C.OPER.|C.S.C. B0 MICROINSTRUÇÃO END B1 B2 E2 DADO

28 PROJETO DA UNIDADE DE CONTROLE
ARQUITETURA DE COMPUTADORES PROJETO DA UNIDADE DE CONTROLE SEQUENCIADOR MEMORIA C.CONEXÃO|C.OPER.|C.S.C. B0 MICROINSTRUÇÃO END B1 B2 DADO

29 SEQUENCIADOR ARQUITETURA DE COMPUTADORES SEQUENCIADOR MEMORIA END DADO
RENDUC C.CONEXÃO|C.OPER.|C.S.C. B0 END B1 B2 DADO CLK

30 ENTRADAS DO SEQUENCIADOR
ARQUITETURA DE COMPUTADORES ENTRADAS DO SEQUENCIADOR SEQUENCIADOR MEMORIA RENDUC C.CONEXÃO|C.OPER.|C.S.C. END. B0 O B0 IR 1 END B1 +1/+2 2 B2 MUX CLK DADO

31 PROJETO DO SEQUENCIADOR
ARQUITETURA DE COMPUTADORES PROJETO DO SEQUENCIADOR SEQUENCIADOR MEMORIA RENDUC C.COM.|C.OPER.|C.S.C.|C.PROX.END. END. B0 O B0 IR MODIFICADOR 1 END B1 2 MUX1|MUX0|#+1/+2|0/1 B2 +1 CIN MUX DADO COMP FC CLK

32 OBSERVAÇÕES ARQUITETURA DE COMPUTADORES
A ATIVAÇÃO DE UM SINAL DE RESET FAZ COM QUE RENDUC <- END.B0 E PC <- 0000H ( ARBITRADO) NO END. 0000H DE MEMORIA DE PROGRAMA DEVE ESTAR CARREGADA A 1a INSTRUÇÃO DO PROGRAMA DE BOOT O CAMPO DE CONEXÃO DA MICROINSTRUÇÃO DEVE SER COMPOSTO DE MICRO-ORDENS COMPATIVEIS MICROPROGRAMA É UM CONJUNTO DE MICROINSTRUÇÕES QUE REALIZA UMA DETERMINADA FUNÇÃO. EX: MICROPROGRAMA DE BUSCA, MICROPROGRAMA DE EXECUÇÃO DA INSTRUÇÃO A<-A +B

33 EXERCICIO 4 ARQUITETURA DE COMPUTADORES
FAÇA O MICROPROGRAMA DE BUSCA E DE EXECUÇÃO DA INSTRUÇÃO (DC) <- (DC) + 1, BEM COMO O RESPECTIVO DIAGRAMA DE TEMPO, SABENDO QUE: CODIGO DA INSTRUÇÃO: 40H, MODIFICADOR:0H NA PARTE MENOS SIGNIFICATIVA DO IR, ENDEREÇO DE B0: 000H. |CAMPO DE CONEXÃO | C.OPER| CSC | PROX. ENDEREÇO | REGISTRADORES | MEM RENDUC |B.DADOS | B.END | FC| |RDWR |M1|M0|# +1/+2|#0/1 | PC | DC | REND | RDAD| IR | A | B | T1 | T2 | FC| 00FF|0F20 | 00FF|0F | ________________________________________________________________________________________________________________________________________________________________ _______________________________________________________________________________________________________________________________________________________________

34 EXERCICIO 4 – CONTINUAÇÃO
ARQUITETURA DE COMPUTADORES EXERCICIO 4 – CONTINUAÇÃO CLK B.END. MEMWR MEMRD B.DADOS

35 SEGMENTOS NA FAMILIA X86 ARQUITETURA DE COMPUTADORES + CS ES SS T3 DS
MEMORIA B.END X16 + R.END CS DS ES SS RASC1 T3 CS X 16 SEGMENTO DE CODIGO IP IP SP SI DI RASC2 = , +1, -1 BX PROGRAMAS E DADOS RELOCAVEIS NA MEMORIA , BASTA ALTERAR O CONTEUDO DO REG. DE SEGMENTO

36 EXERCICIO 5 ARQUITETURA DE COMPUTADORES
1. FAÇA O MICROPROGRAMA DE BUSCA DE INSTRUÇÃO E O RESPECTIVO DIAGRAMA DE TEMPOS NO BARRAMENTO PARA A CPU DO TIPO 8088 OBS: O ENDEREÇO DA INTRUÇÃO É OBTIDO DE: CS X 16 + IP 2. FAÇA O MICROPROGRAMA DA INSTRUÇÃO AX <- AX + BX ( CPU TIPO 8088) 3. FAÇA O MICROPROGRAMA DA INSTRUÇÃO QUE COMPLEMENTA O DADO ARMAZENADO NO ENDEREÇO DS X 16 + BX ( CPU TIPO 8088) 4, FAÇA O MICROPROGRAMA DA INSTRUÇÃO QUE ARMAZENA UM NUMERO DE 8 BITS NO REGISTRADOR AL E O CORRESPONDENTE DIAGRAMA DE TEMPOS NO BARRAMENTO( CPU TIPO 8088) OBS: O NUMERO FICA ARMAZENADO NO ENDEREÇO SEGUINTE AO QUE FICA ARMAZENADO O CODIGO DA INSTRUÇÃO