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Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. O que há de novo na plataforma x86 para High Performance Jefferson de A Silva Systems.

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1 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. O que há de novo na plataforma x86 para High Performance Jefferson de A Silva Systems Management & Product Specialist

2 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. Por que sistemas de alta performance Processors Power Flexibility Scaling Memory Capacity Protection Performance I/O Speed Legacy support Reliability Predictive Failure Outstanding Manageability

3 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. A tendência tecnológica – Todo ano nós ficamos mais rápidos mais processadores Intel CPU Trends (sources: Intel, Wikipedia, K. Olukotun) Pentium 386 Xeon Paxville Montecit o Breakdown in Frequency scaling Por volta do início de 2003 começou a limitação da freqüência do processador De acordo com essa trajetória passada nós deveríamos estar hoje acima de 10GHz ! Historicamente freqüência mais alta aumenta uma única threaded Multi-core sómente melhora aumenta de performance de software quando for possível aumentar o número de execução de threads

4 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. Aspectos de Planejamento de Capacidade em ambiente x86 1.Network Subsystem Performance Update TOE, IOAT technology overview TOE, and IOAT Ethernet throughput 2.Storage Subsystem Performance Update 2.5 vs. 3.5 disk effects on performance 3.Memory Subsystem Performance Update Memory operation fundamentals Latency vs. Bandwidth DDR2 & FBDIMM memory performance 4.CPU Technology & Performance Update Snoop filter performance overview Multi-core processor performance update New processor architecture changes and performance AMD ® Opteron ® Next Generation Intel Core ® (Xeon ® 5100 Woodcrest) Intel Tulsa Clovertown Performance update 5.X Architecture Overview 6.Performance per Watt –What is performance/watt? –How does Xeon 5100 Series (Woodcrest) perform? 7.Product Positioning –How to position Xeon vs. Opteron products?

5 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. Aspectos de Planejamento de Capacidade em ambiente x86 TOE e IOAT (TCP/IP Offload–I/O Acceleration Technology) Discos 2.5 vs 3.5 SDRAM, DDR, DDR2 e FBD CPU (Multi-core, novas arquiteturas) VT (On chip e software) Consumo de energia

6 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. Aspectos de Planejamento de Capacidade em ambiente x86 Network Architecture – Standard NIC CPUCPUCPUCPU LAN Memory ChipsetChipset Potential bottlenecks 1)Interrupt Process and Multiple Memory Accesses by the CPU 2)TCP Protocol Processing 3)CPU Memory Copies

7 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. Aspectos de Planejamento de Capacidade em ambiente x86 TCP/IP Offload - TOE Benefit 1.Less code processing by CPU 2.Fewer CPU data copies CPUCPUCPUCPU LAN Memory ChipsetChipset TOE

8 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. Aspectos de Planejamento de Capacidade em ambiente x86 I/O Acceleration Technology – Intel (IOAT) CPUCPUCPUCPU LAN Memory ChipsetChipset Benefit 1)Few if any data copies by CPU 2)First version will only help receive performance since copies will be done only on frames that are moving from TCP/IP space to application space 4

9 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. Memory Controller Memory Bus DRAM 400 MHz Memory Controller Memory Bus DRAM 533 MHz 667 MHz Memory Controller Memory Bus DRAM Not representative of any particular system Diagram is intended to illustrate speed and DIMM count limitations Aspectos de Planejamento de Capacidade em ambiente x86 And We Still Have The Capacity vs. Speed Trade-off

10 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. FBDIMM Solves This Problem With Serial Memory Bus And On-DIMM Advanced Memory Buffer (AMB) Serial Address Bus Serial Data Bus Memory Controller Same DDR2 DRAM Technology

11 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. FBDIMM Serial Bus Add Latency Due to Hops Serial Address Bus Serial Data Bus Memory Controller Address Data

12 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. Additional Memory Channels = Greater Capacity And Greater Throughput Which Offsets Additional Latency Under Load DDR2 Memory Controller DRAM FBD Memory Controller DRAM Greater Memory Bandwidth Less Memory Bandwidth

13 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. Measured DDR2 vs. FBD Memory Throughput 39% Increase 2.8x Increase 39% Increase 2.8x Increase

14 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. CPU Bottleneck Performance Fundamentals Core Intensive - Processor is executing instructions as fast as CPU core can process Latency Intensive - Processor is executing instructions as fast as memory latency allows Bandwidth Intensive - Processor is executing instructions as fast as memory bandwidth allows Potential Processor Bottlenecks Core Intensive Bandwidth Intensive Latency Intensive

15 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. Dual Core System Design Xeon vs. Opteron Performance Fundamentals Core Intensive - Processor is executing instructions as fast as CPU core can process Latency Intensive - Processor is executing instructions as fast as memory latency allows Bandwidth Intensive - Processor is executing instructions as fast as memory bandwidth allows Potential Processor Bottlenecks Core Intensive Bandwidth Intensive Latency Intensive Woodcrest,Clovertown and Tulsa Win By as much as 20+% X3 Xeon Wins Woodcrest and Opteron About the same Opteron Wins by as much As 2X

16 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. PCI Memory Bridge Memory Bridge Memory Bridge Memory Bridge Memory Bridge Memory Bridge Xeon Coherency Protocol – CPU Snoop Request PCI IO Controller USB, IDE, SATA,etc IO Controller USB, IDE, SATA,etc Memory Bridge Memory Bridge Cache Miss Read Data Snoop All Other Processor Caches Memory Controller

17 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. PCI Memory Bridge Memory Bridge Xeon Coherency Protocol – CPU Snoop Response PCI IO Controller USB, IDE, SATA,etc IO Controller USB, IDE, SATA,etc Only Now Can Processor Operate on Data! Memory Bridge Memory Bridge Memory Bridge Memory Bridge Memory Bridge Memory Bridge Memory Controller

18 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. PCI Memory Controller Memory Bridge Memory Bridge Memory Bridge Memory Bridge Memory Bridge Memory Bridge Memory Bridge Memory Bridge Xeon Coherency Protocol – DMA Snoop Request PCI IO Controller USB, IDE, SATA,etc IO Controller USB, IDE, SATA,etc DMA Read Data Snoop All Processor Caches

19 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. PCI Memory Controll er Memory Bridge Memory Bridge Memory Bridge Memory Bridge Memory Bridge Memory Bridge Memory Bridge Memory Bridge Xeon Coherency Protocol – DMA Snoop Response PCI IO Controller USB, IDE, SATA,etc IO Controller USB, IDE, SATA,etc Only Now Can Memory Be Accessed! Snoop Responses Returned

20 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. AMD Architecture – Local Memory Access HyperTransport PCI-X 100Mhz PCI-X 100Mhz HyperTransport 6.4GB/s coherent HyperTransport PCI-X 100Mhz HyperTransport PCI-X 133Mhz HyperTransport PCI-X 133Mhz AMD Opteron CPU 0 AMD Opteron CPU 1 AMD Opteron CPU 3 AMD Opteron CPU 2 PCI-X Bridge HyperTransport Processor Cache Miss – Local Read 1.Local memory read happens fast – This low latency is well publicized HyperTransport 6.4GB/s coherent HyperTransport

21 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. AMD Architecture – Local Memory Access HyperTransport PCI-X 100Mhz PCI-X 100Mhz HyperTransport 6.4GB/s coherent HyperTransport PCI-X 100Mhz HyperTransport PCI-X 133Mhz AMD Opteron CPU 0 AMD Opteron CPU 1 AMD Opteron CPU 3 AMD Opteron CPU 2 PCI-X Bridge HyperTransport 6.4GB/s coherent HyperTransport Snoop CPU 1,3 Snoop CPU 2 Snoop CPU 3 Snoop Response From CPU1 Snoop Respon se From CPU2 Snoop Respon se From CPU3 Snoop Response From CPU3 1.Local memory read happens fast – This low latency is well publicized 2.But processor cannot use data until ALL snoops complete 3.In 4-way there are always two hops for snoops PCI-X 133Mhz

22 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. AMD Architecture – Local Memory Access HyperTransport PCI-X 100Mhz PCI-X 100Mhz HyperTransport 6.4GB/s coherent HyperTransport PCI-X 100Mhz HyperTransport PCI-X 133Mhz AMD Opteron CPU 0 AMD Opteron CPU 1 AMD Opteron CPU 3 AMD Opteron CPU 2 PCI-X Bridge HyperTransport Only now can execution proceed! HyperTransport 6.4GB/s coherent HyperTransport Read Complete And Usable PCI-X 133Mhz

23 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. Processor Futures Both AMD and Intel have significant processor architecture changes happening soon AMD – Next Generation Processors –Rev F (Dual Core) –Barcelona (Quad Core) Intel – Core Micro-Architecture Processors –Woodcrest (Dual Core) –Clovertown (Quad Core) Intel Xeon MP – –Tulsa (Dual Core) Intel MP based on Core Micro-Architecture –Tigerton (Quad-Core)

24 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. Opteron Next Gen Processors Add Faster DDR2 Memory Opteron with DDR2 Memory Controller DRAM Opteron with DDR2 Memory Controller DRAM Rev E 266/333MHz DDR1 -> 400/533 MHz DDR2 Opteron with DDR2 Memory Controller DRAM Rev E 400MHz DDR1 -> 667 MHz DDR2 Rev E 400MHz DDR1 -> 800 MHz DDR2

25 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. Opteron Dual-Core Design Cache to Cache data sharing is done through crossbar switch. CPU0 1MB L2 Cache CPU1 System Request Interface Crossbar Switch Memory Controller HT0HT1HT2 AMD Opteron Architecture 1MB L2 Cache

26 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. AMD Opteron Quad-Core Design: Barcelona CPU0 L2 Cache CPU1 Crossbar Switch Memory Controller HT0HT1HT2 CPU1 L2 Cache AMD Opteron Architecture CPU3 L2 Cache CPU2 L2 Cache System Request Interface L3 Cache Quad Core Design: Adds L3 Cache

27 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. Xeon 5100 Series (Woodcrest) DP Architecture Source: Intel public data

28 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. Wide Dynamic Execution From:http://www.intel.com/technology/architecture/coremicro/#anchor2http://www.intel.com/technology/architecture/coremicro/#anchor2 Executes 4 instructions per clock cycle compared to 3 instructions per cycle for NetBurst Net Burst Core Microarchitecture

29 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. Xeon vs. Core Dual-Core Design Cache to cache data sharing is now done through shared cache Cache to cache data sharing was done through bus interface (slow) Intel Core Architecture CPU0 CPU1 4 MB Shared Cache Bus Interface CPU0 2MB L2 Cache Intel Xeon Dual-Core Architecture CPU1 2MB L2 Cache Bus Interface In Xeon 5100 Series (Woodcrest) L2 Cache can be dynamically shared so if one processor needs all cache it can be used, or it can be shared equally

30 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. Intel Core Quad-Core Design CPU2 CPU3 4 MB Shared Cache Bus Interface CPU0 CPU1 Bus Interface 4 MB Shared Cache FSB Clovertown is basically two Woodcrest multi-chip modules (MCMs) on a single die MCM die allows easy transition and better yields than monolithic die MCMs must leverage FSB interface for cache to cache communication MCM to MCM data sharing is done through bus interface (slow)

31 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. Intel Caneland MP Platform

32 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. 34.1GB/s 10.6 GB/s 42.6GB/s 21.3 GB/s 6.4 GB/s Quad FSB architecture delivers increased memory bandwidth IBM bus technology provides optimal memory read and write bandwidth Increased scalability port frequency for higher scalable bandwidth Lower loaded latency across the board X4 to X4 – Architectural Improvements

33 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. 2 Socket Product Positioning Today – AMD Dual core and Intel Quad core INTEL AMD Integer Processing HPC – core intensive BPC – core intensive Web-serving Java Database Collaboration Virtualization File and Print HPC – bandwidth intensive EDA Video Streaming Media encode/decode BPC – bandwidth intensive Large memory set workloads Memory Bandwidth/Capacity Core Processing Clovertown Next Gen - RevF Data mining SAP

34 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. 2 Socket Product Positioning 3Q07 – AMD Quad core and Intel Quad core INTEL AMD Integer Processing HPC – core intensive BPC – core intensive Web-serving Java Database Collaboration Virtualization File and Print HPC – bandwidth intensive EDA Video Streaming Media encode/decode BPC – bandwidth intensive Large memory set workloads Memory Bandwidth/Capacity Core Processing Clovertown RevF-Quad Core Data mining SAP

35 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. Aspectos de Planejamento de Capacidade em ambiente x86 Obrigado!


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