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VHDL - Introdução 1VHDLIntrodução Paulo C. Centoducatte fevereiro de 2005.

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1 VHDL - Introdução 1VHDLIntrodução Paulo C. Centoducatte fevereiro de 2005

2 VHDL - Introdução 2 VHDL - Comandos seqüenciais Chamada de procedimentos (também concorrente) Assertion (também concorrente) Assinalamento de sinal (também concorrente) Assinalamento de variáveis WAIT IF, CASE NEXT EXIT, RETURN, LOOP NULL

3 VHDL - Introdução 3 VHDL - Atribuição Condicional Cláusula IF Cláusula WHEN Cláusula CASE

4 VHDL - Introdução 4 VHDL - Cláusula IF IF (condição 1) THEN Cláusula acertiva 1; ELSEIF (condição 2) THEN Cláusula acertiva 2; ELSE Cláusula acertiva 3; END IF;

5 VHDL - Introdução 5 VHDL - Cláusula IF Process (acao, cor) IF cor = verde THEN acao <= va_em_frente; ELSEIF cor = amarelo THEN acao <= atencao; ELSE acao <= pare; END IF;

6 VHDL - Introdução 6 VHDL - Cláusula IF latchD: process (dado,enable) begin IF enable = 1 THEN Q <= dado; notQ <= not dado END IF; end process latchD;

7 VHDL - Introdução 7 VHDL - Cláusula IF Architecture rtl of sps is signal prec : std_ulogic; signal Xsp : std_logic_vector(7 downto 0) := ; begin process(clk) begin if (clk´event and clk´last_value = 0 and clk = 1) then if en_sr = 0 then ultimo_bit <= Xsp(7); Xsp(7 downto 1) <= Xsp(6 downto 0); Xsp(0) <= IO; elseif em_load = 1 then Xsp <= bus_data; end if; end if; end process; end rtl; -- Conversor paralelo/serie -- shift right -- carga paralela

8 VHDL - Introdução 8 VHDL - Escrever o processo de um contador de 4 bits Architecture rtl of contador is signal cont : unsigned(3 downto 0) := 0000; begin process(reset,clk) begin if reset = 1 then cont <= 0000; elseif (clk´event and clk = 1) then if enable = 1 then if incr = 1 then cont <= cont ; else cont <= cont ; end if; end if; end process; end rtl;

9 VHDL - Introdução 9 VHDL - Cláusula When (concorrente) Atribuição WHEN condição sinal <= atribuição WHEN valor_expressão Exemplo: acao <= prosseguir WHEN sinal_verde;

10 VHDL - Introdução 10 VHDL - Seletor out <= in1 WHEN sel else in0; if sel = 1 then out <= in1; else out <= in0; out <= in0 WHEN sel0 else in1 WHEN sel1 else in2 WHEN sel2 else in3 WHEN sel3 else inx;

11 VHDL - Introdução 11 VHDL- Cláusula With (concorrente) WITH expressão SELECT signal <= atribuição WHEN valor_expressão Exemplo: WITH cor SELECT acao <= prosseguir WHEN verde, parar WHEN vermelho, alerta WHEN OTHERS;

12 VHDL - Introdução 12 VHDL- Cláusula With with regsel select z <= A after Tprop when 00, B after Tprop when 01, C after Tprop when 10, D after Tprop when 11, X after Tprop when others;

13 VHDL - Introdução 13 VHDL- Cláusula With signal Y : std_logic_vector(0 to3); signal opcode : std_logic_vector(0 to 1); with opcode select Y <= 0001 when 00, 0010 when 01, 0100 when 10, 1000 when 11;

14 VHDL - Introdução 14 VHDL- Exercícios Escrever o modelo vhdl de um multiplexador 2x1 com 8 bits de dados –usando WHEN –usando IF –usando somente comando de atribuição simples Signal temp : std_logic_vector(7 downto 0); Begin temp s); -- s é o sinal de seleção temp s); -- s é o sinal de seleção y <= (temp and IN1) or (not temp and IN0); y <= (temp and IN1) or (not temp and IN0);

15 VHDL - Introdução 15 VHDL- Cláusula Case CASE sinal IS WHEN condição 1 => dado <= dado1; WHEN condição 2 => dado <= dado2; WHEN others => dado <= dado3; END CASE;

16 VHDL - Introdução 16 VHDL- Cláusula Case signal p : integer range 0 to 3; signal y : std_logic_vector(0 to 1); CASE p IS WHEN 0 => y <= 10; WHEN 1 => y <= A; WHEN 2 => y <= B WHEN 3 => y <= 01; END CASE;

17 VHDL - Introdução 17 VHDL - Comando NULL Utilizado no caso de não ser necessário nenhuma ação em uma alternativa que precisa ser coberta Exemplo: case opcode is when add => Acc := Acc + operando; when sub => Acc := Acc - operando; when nop => NULL; end case;

18 VHDL - Introdução 18 VHDL - Exercício Utilizado o comando case escreva um conversor do código binário para o código Gray

19 VHDL - Introdução 19 VHDL - Loop loop comando_1 comando_2; end loop; Exemplo: begin count <= count_value; loop wait until clk = '1'; count_value := (count_value + 1) mod 16; count <= count_value; end loop;

20 VHDL - Introdução 20 VHDL - Next e Exit loop comando_1 next when condição; comando_2; end loop; begin count <= count_value; loop wait until clk = '1' or reset = '1'; exit when reset = '1'; count_value := (count_value + 1) mod 16; count <= count_value; end loop; count_value := 0; -- at this point, reset = '1 count <= count_value; wait until reset = '0'; end loop;

21 VHDL - Introdução 21 VHDL - While loops entity cos is port ( theta : in real; result : out real ); end entity cos; ….. sum := 1.0; term := 1.0; n := 0; while abs(term) > abs (sum / 1.0E6) loop n := n + 2; term := (-term) * theta**2 / real(((n-1) * n)); sum := sum + term; end loop; result <= sum; …

22 VHDL - Introdução 22 VHDL – For Loops entity cos is port ( theta : in real; result : out real ); end entity cos; ….. sum := 1.0; term := 1.0; for n in 1 to 9 loop term := (-term) * theta**2 / real(((2*n-1) * 2*n)); sum := sum + term; end loop; result <= sum;

23 VHDL - Introdução 23 VHDL – For Loops variable a, b : integer; begin a := 10; for a in 0 to 7 loop b := a; end loop; -- a = 10, and b = 7 wait;

24 VHDL - Introdução 24 VHDL - Assertion [Label:] assert exp_booleana [report expressão [severity expressão]; Type severity_level is (note, warning, error, failure) assert valor <= max_valor; -- Assertion violation assert valor <= max_valor -- Severity = erro report valor maior que o permitido"; assert valor <= max_valor report valor maior que o permitido severity note;

25 VHDL - Introdução 25 VHDL - Assertion entity SR_flipflop is port ( S, R : in bit; Q : out bit ); end entity SR_flipflop; architecture checking of SR_flipflop is begin set_reset : process (S, R) is begin assert S = '1' nand R = '1'; if S = '1' then Q <= '1'; end if; if R = '1' then Q <= '0'; end if; end process set_reset; end architecture checking;

26 VHDL - Introdução 26 VHDL – Atributos de tipos escalar Atributos comuns a todos os tipos escalares: Tleft primeiro (mais a esquerda) valor em T Tright último (mais a direita) valor em T Tlow menor valor em T Thigh maior valor em T Tascending TRUE se T o range de T é crescente Timage(x) string representando o valor de x Tvalue(s) o valor em T que é representado por s

27 VHDL - Introdução 27 VHDL - Atributos de tipos escalar type resistance is range 0 to 1E9 units ohm; kohm = 1000 ohm; Mohm = 1000 kohm; end units resistance; type set_index_range is range 21 downto 11; type logic_level is (unknown, low, undriven, high); resistance'left = 0 ohm; resistance'right = 1E9 ohm; resistance'low = 0 ohm; resistance'high = 1E9 ohm; resistance'ascending = true; resistance'image(2 kohm) = "2000 ohm"; resistance'value("5 Mohm") = 5_000_000 ohm; set_index_range'left = 21; set_index_range'right = 11; set_index_range'low = 11; set_index_range'high = 21; set_index_range'ascending = false; set_index_range'image(14) = "14"; set_index_range'value("20") = 20;

28 VHDL - Introdução 28 VHDL - Atributos de tipos escalar Atributos relativos aos tipos escalares discreto e físico: Tpos(x) número da posição de x em T Tval(n) valor em T na posição n Tsucc(x) valor em T na posição maior que x Tpred(x) valor em T na posição menor que x Tleftof(x) valor em T na posição a esquerda de x Trightof(x) valor em T na posição a direita de x

29 VHDL - Introdução 29 VHDL - Atributos de tipos escalar type resistance is range 0 to 1E9 units ohm; kohm = 1000 ohm; Mohm = 1000 kohm; end units resistance; type set_index_range is range 21 downto 11; type logic_level is (unknown, low, undriven, high); logic_level'left = unknown; logic_level'right = high; logic_level'low = unknown; logic_level'high = high; logic_level'ascending = true; logic_level'image(undriven) = "undriven"; logic_level'value("Low") = low; logic_level'pos(unknown) = 0; logic_level'val(3) = high; logic_level'succ(unknown) = low; logic_level'pred(undriven) = low;

30 VHDL - Introdução 30 VHDL - Atributos de tipos array Atributos – –Aleft(N) – –Aright(N) – –Alow(N) – –Ahigh(N) – –Arange(N) – –Areverse_range(N) – –Alength(N) – –Aascending(N) Exemplo type A is array ( 1 to 4, 31 downto 0) of boolean; – –Aleft(1) = 1 – –Aright(2) = 0 – –Alow(1) = 1 – –Ahigh(2) = 31 – –Arange(1) is 1 to 4 – –Areverse_range(2) is 0 to 31 – –Alength(2) = 32 – –Aascending(1) = true – –Aascending(2) = false

31 VHDL - Introdução 31 VHDL – Atributos de Sinais S´delayed(T) - mesmo valor que S porém atrasado de T S´stable(T) - booleano: true se não houve evento em S S´quit(T) - booleano: true se não houve transação em S S´transaction - bit: alterna entre ´0´ e ´1´ a cada transação em S S´event - booleano: true se houve um evento em S S´active - booleano: true se houve uma transação em S S´last_event - intervalo de tempo desde o último evento em S S´last_active - intervalo de tempo desde a última transação em S S´last_value - valor de S antes do último evento

32 VHDL - Introdução 32 VHDL – Uso de Atributos Detecção de borda de relógio clkEVENT and clk = 1 Determinação de largura de pulso SinalLAST_EVENT >= 5 ns Teste de Hold e Setup clkLAST_VALUE = 0 AND clk = 1 AND dadoSTABLE(min_setup_time)

33 VHDL - Introdução 33 VHDL - Componente Declaração Instanciação Instanciação condicional Modelamento Estrutural

34 VHDL - Introdução 34 VHDL - Componente Declaração de um componente component identifier [is] [generic (generic_interface_list);] [port (port_interface_list);] end component [identifier]; OBS.: Similar a ENTIDADE

35 VHDL - Introdução 35 VHDL - Componente Exemplo component flip-flop is generic (Tprop, Tsetup, Thold : delay); port (clk: in bit; clr : in bit; d : in bit; q : out bit); end component flip_flop;

36 VHDL - Introdução 36 VHDL - Componente Instanciação –Declaração de componente define o tipo do módulo –Instaciação de componenente define seu uso em um projeto instatiation_label: [component ] componente_name [generic map (generic_association_list) ] [port map (port_association_list) ];

37 VHDL - Introdução 37 VHDL – Componente (exemplo) Exemplo: entity reg4 is port ( clk, clr : in bit; d : in bit_vector(0 to 3); q : out bit_vector(0 to 3) ); end entity reg4; architecture struct of reg4 is component flipflop is generic ( Tprop, Tsetup, Thold : delay_length ); port ( clk : in bit; clr : in bit; d : in bit; q : out bit ); end component flipflop;

38 VHDL - Introdução 38 VHDL – Componente (exemplo) begin bit0 : component flipflop generic map ( Tprop => 2 ns, Tsetup => 2 ns, Thold => 1 ns ) port map ( clk => clk, clr => clr, d => d(0), q => q(0) ); bit1 : component flipflop generic map ( Tprop => 2 ns, Tsetup => 2 ns, Thold => 1 ns ) port map ( clk => clk, clr => clr, d => d(1), q => q(1) ); bit2 : component flipflop generic map ( Tprop => 2 ns, Tsetup => 2 ns, Thold => 1 ns ) port map ( clk => clk, clr => clr, d => d(2), q => q(2) ); bit3 : component flipflop generic map ( Tprop => 2 ns, Tsetup => 2 ns, Thold => 1 ns ) port map ( clk => clk, clr => clr, d => d(3), q => q(3) ); end architecture struct;

39 VHDL - Introdução 39 VHDL - Configuração configuration identifier of entity_name is for architeture_name { for component_specification binding_indication; end for;} end for; end [ configuration] [ identifier];

40 VHDL - Introdução 40 VHDL - Componente Configuração FOR nome_da_instancia|others|all: nome_componente -- component_specification USE ENTITY especificação_da_entidade; -- binding_indication END FOR; FOR inst51: xor_gate USE ENTITY lib_projeto.xor(arq_rtl); END FOR; FOR bit0,bit1: flipflop use entity work.edge_triggered_Dff(basic); end for; FOR others: flipflop use entity work.edge_triggered_Dff(rtl); end for;

41 VHDL - Introdução 41 VHDL – Exemplo Architecture rtl of top is Component and2 port(a, b: in std_logic; c: out std_logic); End component; Component latchD port(d, clk : in std_ulogic; q, notq : out std_logic); End component; For all : and2 use entity work.and2(rtl); For all : latchD use entity work.latchD(rtl); signal Q, NOTQ : std_ulogic := 1; Begin inst_latchD: latchD port map(d1,clk, Q,NOTQ); inst_and2_a: and2 port map(d1,Q,S1); inst_and2_b: and2 port map(d2,NOTQ,S3); End rtl; OBS.: d1, d2 e clk são sinais de entrada e S1, S2 e S3 são sinais de saída


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