Superscalar Processor’s Architecture Team Federal University of Rio Grande do Sul Brazil - 1999 Prof. Philippe O. A. Navaux Prof. Tiaraju A. Divério Prof.

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2 Superscalar Processor’s Architecture Team Federal University of Rio Grande do Sul Brazil - 1999 Prof. Philippe O. A. Navaux Prof. Tiaraju A. Divério Prof. Sergio Bampi

3 Members: Rafael R. Santos, PhD Student Ronaldo A. L. Gonçalves, PhD Student Maurício Lima Pilla, PhD Student Rafael L. Sagula, Master Student Tatiana G. S. Santos, Master Student Guilherme Dal Pizzol, Undergraduate Student Leonardo Heredia, Undergraduate StudentAPSE Introduction Motivation Goals SE Overview Evolution Steps Work In Progress Memory Hierarchy SEMPRE Speculative Fetch

4 Covered Topics –Memory hierarchy –High bandwidth Fetch and Prefetch schemes –Branch Prediction –Speculative Execution –SMT and Multi-Path architectures –Analytical and Simulation Modeling

5 Goals To design more aggressive techniques and architecture models to obtain higher IPC rates To design architectural support to handle the control and data dependencies in order to reduce their penalties To develop analytical models to have draft performance indexes quickly To develop simulators to keep track on the execution behavior of the new schemes getting closer to real situations

6 APSE Project Evolution Scalar Pipeline Superscalar Pipeline Multi-path fetch “Speculative” Simultaneous Multithreaded Multi-path Execution IC f- buffer i- queue FU regs

7 Development Steps Architecture Specification Analytical Modeling Simulation Performance Evaluation

8 Work in Progress

9 UNIVERSIDADE FEDERAL DO RIO GRANDE DO SUL INSTITUTO DE INFORMÁTICA PROGRAMA DE PÓS-GRADUAÇÃO EM COMPUTAÇÃO SEMPRE - Proposta de uma Arquitetura Multi-Tarefas Simultâneas com Capacidade de Execução de Processos Proposta de Tese de Doutorado Ronaldo A. L. Gonçalves Orientando Philippe O. A. Navaux Orientador

10 INTRODUÇÃO: Motivação e Fundamentação Teórica Hardware cada vez mais sofisticado Desempenho atual ainda baixo (sobra hardware) Necessidade de maximizar a utilização do hardware Aplicações atuais possuem paralelismo limitado Uma Solução: arquiteturas SMT Limitação: dificuldade para programação multi-tarefas Uma Extensão: usar processos Benefícios e Efeitos Colaterais Outra Extensão: suporte de hardware

11 ARQUITETURA PROPOSTA - SEMPRE

12 INSTRUÇÕES PRIVILEGIADAS Create, Kill, Suspend e Resume

13 PRÉ-BUSCA DE INSTRUÇÕES

14 MODELAGEM ANALÍTICA Trabalho Cooperativo Ferramenta DSPN - Redes de Petri Objetivos Alcance dos Modelos - Comportamental Modelagens Ideal e com Pré-Busca TOFI (Taxa de Ocupação das Filas de Instruções) Capacidade de Despacho

15 MODELAGEM DA BUSCA COM PRÉ-BUSCA

16 Capacidade de Despacho x Acertos na I-cache

17 Capacidade de Despacho x Latência da Cache L2

18 CONCLUSÕES Propomos uma arquitetura que executa processos Que aproveita paralelismo abundante Que maximiza a utilização do hardware Que otimiza a utilização da cache de instruções Que facilita o trabalho do sistema operacional PRÓXIMOS PASSOS Implementação do simulador Técnica para otimizar a utilização da cache de dados TRABALHOS FUTUROS Desenvolver sistema operacional

19 PUBLICAÇÕES CACIC 98 - Argentina SBAC-PAD 98 - Brasil CLEI 99 - Paraguai SBAC-PAD 99 - Brasil *

20 Superscalar Processors Architecture Team Federal University of Rio Grande do Sul Brazil - 1999