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Apresentação Disciplina: Arquitetura de Computadores II Horário: 2LM e 4LM Carga horária: 60 horas Professor: César Augusto Missio Marcon Página Web: Entrega de trabalhos: Moodle

Relação com o Restante do Curso

Bibliografia Básica e Software de Apoio
David Patterson e John Hennessy. Arquitetura de Computadores: Uma Abordagem Quantitativa, 5ª Ed., Campus, 2014 Andrew Tanenbaum and Todd Austin. Structured Computer Organization, 6th Ed., Pearson, 2013 Andrew Tanenbaum and David Wetherall. Computer Networks, 5th Ed., Pearson, 2014 César de Rose e Philippe Navaux. Arquiteturas Paralelas. Sagra Luzzatto, 2003 SOFTWARE DE APOIO ISE (Ferramenta para síntese e simulação funcional para HDL)

Avaliações Provas: Trabalhos (início, entrega e apresentação):
PS: 27/06 (somente para alunos que não compareceram na P1 ou P2) G2: 04/07 Trabalhos (início, entrega e apresentação): T1 (Análise de modelos de troca de dados): 09/03, 30/03 T2 (Interrupção no MIPS com UART): 30/03, 09/05 T3 (Hierarquia de Memória com o MIPS): 09/05, 13/06 Composição das notas: NT = (T1 + T2 + T3) / 3 G1 = (P1 + P2 + NT) / 3 Aprovação Presença >= 75% G1 >= 7 G2 >= 5, para G1 >= 4

Conteúdo (Troca de Dados em Nível Elétrico)
Comunicação serial x paralela Modelos Síncrono Semi-síncrono Assíncrona Tipos de comunicação Simplex Half-duplex Full-duplex

Conteúdo (Sistemas de Entrada e Saída - E/S)
Mapeamento de Entrada e Saída Em memória Em portas de entrada e saída Modos de Transferência de Dados Modelo de E/S programado versus não programado E/S Programada Bloqueado Polling (inquisição)

Conteúdo (Sistemas de Entrada e Saída - E/S)
Modos de Transferência de Dados (continuação) E/S programada (continuação) Interjeição E/S não programada Interrupção DMA

Conteúdo (Processamento Paralelo)
Introdução Motivação para a exploração de paralelismo Níveis de Paralelismo / Grau de Paralelismo Medidas de desempenho (Speed-up, eficiência, latência, vazão) Complicadores, limitações, principais relações Classificação de Máquinas Paralelas Classificação de Flynn Classificação com foco no modelo de acesso à memória

Paralelismo em Máquinas Monoprocessadas Pipelines Pipeline simples Superpipeline (pipeline profundo) (paralelismo temporal extra) Pipeline Superescalar (paralelismo espacial extra) CPIMÁX = Lim I + (P-1) = Lim 1 + (P-1) = 1 P: profundidade do pipeline I: número de instruções do programa I I I I CPIMÁX = Lim I + P-1 I m x I m: número de sub-estágios do pipeline CPIMÁX = Lim I + P-1 n: grau do pipeline I n x I

Paralelismo em Máquinas Monoprocessadas VLIW Simultaneous Multi-Threading

Paralelismo em Máquinas Monoprocessadas Máquinas Vetorias Playstation 3

Paralelismo com múltiplos processadores PVP - Parallel Vector Processor SMP - Symmetric Multiprocessor Intel Quad Xeon 7400 Server

Paralelismo com múltiplos processadores MPP - Massively Parallel Processors NOW - Network of Workstations Intel Paragon

Paralelismo com múltiplos processadores COW - Cluster of Workstations

Conteúdo (Hierarquia de Memória)
Introdução Motivador Organização e características Princípios de localidade espacial e temporal

Mapeamento de Endereços em Cache Mapeamento Direto Mapeamento Associativo Mapeamento Conjunto Associativo

Mapeamento de Endereços em Cache Políticas de atualização de caches associativas Randômica Contador LFU (Least Frequent Used) LRU (Least Recent Used) Políticas para manter integridade de dados na hierarquia Write-Through (Escreve Através) Write-Back (Escreve de Volta) Coerência de Cache em Multiprocessadores Problemas que poderiam causar incoerência Compartilhamento de Dados Inconsistência na Migração de Processos Inconsistência de Cache devido à Operação de E/S (E.g. DMA)

Mapeamento de Endereços em Cache Coerência de Cache em Multiprocessadores (Continuação) Estratégias de Coerência de Cache Write-update Write-invalidate Gerência de Memória Principal Modos de Endereçamento Endereçamento Contíguo Direto Relativo Endereçamento Não-Contíguo Paginado

Gerência de Memória Principal Modos de Endereçamento (Continuação) Endereçamento Não-Contíguo Segementado Segemento-paginado e TLB

Gerência de Memória Principal Modos de Endereçamento (Continuação) Fragmentação de Memória para Endereçamento Não-Contíguo Interna Externa

Memória Virtual Endereçamento completo

Conteúdo (Infraestruturas de Comunicação)
Classificações Conectividade  ponto-a-ponto x multiponto Número de acessos simultâneos  Espacial x Temporal x Espaço-temporal Dinamicidade  estática x dinâmica Estratégias Estratégias de conexão Estratégias de roteamento Estratégias de compartilhamento ... Topologias Barramentos Conexões dedicadas Redes em anel

Estratégias de Comunicação Estratégias de Roteamento Momento da realização do roteamento  Dinâmico x Estático Número de destinos das mensagens  Unicast x multicast x broadcast Local para decisão de roteamento  Centralizado x Origem x Distribuído O processo de seleção do caminho  Determinístico x Adaptativo Políticas de Roteamento  Store-and-Forward x Cut-Through Estratégias de Conexão Chaveamento de circuito (circuit switching) Chaveamento de mensagem (message switching) Chaveamento de pacotes (packet switching) Problemas associados ao chaveamento de mensagens ou pacotes Deadlock x Starvationx livelock Estratégias de Compartilhamento do Meio Físico Por colisão  CSMA/CD x CSMA/CA Passagem de Token Arbitragem Ligação serial (Daisy-chain)

Topologias Critérios para avaliação Complexidade de conexões Grau do nó Diâmetro Escalabilidade Desempenho Redundância Tipos Barramentos Totalmente conectada B C D E A F

Topologias Tipos (Continuação) Árvore Estrela Anel Malha 2D Toro 2D

Topologias Tipos (Continuação) Hypercubo 3D Hypercubo 4D Matriz de Chaveamento Rede Multinível Ômega

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