SOI MOSFET: do Planar ao FinFET

Apresentação em tema: "SOI MOSFET: do Planar ao FinFET"— Transcrição da apresentação:

1 SOI MOSFET: do Planar ao FinFET
Prof. Dr. João Antonio Martino PSI/EPUSP Departamento de Sistemas Eletrônicos Escola Politécnica Universidade de São Paulo SOI MOSFET: do Planar ao FinFET João Antonio Martino Professor Titular Escola Politécnica da USP 2010 Junho de 2005

2 SOI MOSFET: do Planar ao FinFET
Prof. Dr. João Antonio Martino PSI/EPUSP Departamento de Sistemas Eletrônicos Escola Politécnica Universidade de São Paulo SOI MOSFET: do Planar ao FinFET Apresentação Introdução à microeletrônica Transistor SOI planar Transistor SOI de Multiplas Portas Transistor FinFET Conclusão Junho de 2005

3 Complexidade do Circuito Integrado
LEI DE MOORE (Gordon Moore – Intel) Fonte : Intel

4 Um Exemplo da Revolução da Microeletrônica
30 anos Intel 8008 (1972) 200 KHz 3.500 transistores 13 mm2 Intel Pentium 4 (2002) 2,2 GHz transistores 146 mm2 X Dobra a cada 2 anos  LEI DE MOORE

5 Menores dimensões Tecnológicas [m]
Fio de cabelo: 100 m Ameba: 15 m Glóbulo vermelho: 7 m Vírus da AIDS: 0,1 m Buckyball: 0,001 m Exemplos Fonte : Intel

6 Evolução do Custo Médio por Transistor em um Circuito Integrado
2004 : Preço menor que Grão de Arroz (SIA) 2005 : DRAM 1x10-9 US$/bit Fonte : Intel

7 Indústria deseja manter-se seguindo
a Lei de Moore

8 Elemento Básico  Transistor MOSFET
P Porta Dreno Fonte Substrato VDS=cte IDS VGS VTn1 V (Tensão de Limiar) VDS IDS Região Triodo Região de Saturação VGS1 VGS2 VGS2>VGS1 S D G VDS VGS IDS

9 Elemento Básico  Transistor MOSFET
P Porta Dreno Fonte Substrato Metal Oxido Semic VDS=cte IDS VGS VTn1 V (Tensão de Limiar) VDS IDS Região Triodo Região de Saturação VGS1 VGS2 VGS2>VGS1 S D G VDS VGS IDS

10 Elemento Básico  Transistor MOSFET
P Porta Dreno Fonte Substrato M O S IDS VDS=cte IDS VGS VTn1 V (Tensão de Limiar) VDS IDS Região Triodo Região de Saturação VGS1 VGS2 VGS2>VGS1 S D G VDS VGS IDS

11 Equações Básicas do MOSFET
Triodo Saturação Inclinação de Sublimiar Relação transcondutância/ID

12 Fator de corpo (n) : acoplamento Porta-Canal
Si-Poli Óxido Enterrado Si-Poli N+ N+ MOSFET convencional SOI MOSFET VG VG Coxf Cox F s1 F Csi s F Cdepl s2 Coxb 1,3<n<1,5 em MOS convencional n  1,05 para SOI

13 Prof. Dr. João Antonio Martino
Principais Vantagens da Tecnologia SOI PSI/EPUSP Tecnologia CMOS convencional Tecnologia SOI CMOS de camada fina Maior densidade de integração Junho de 2005

14 Menor capacitância de junção
Eliminação do efeito tiristor parasitário (Latch-up) Maior resistência à radiação N+ P+ N Óxido NPN PNP Substrato P CMOS Convencional N+ P+ Óxido Enterrado P N Substrato P Óxido SOI CMOS

15 Melhor desempenho 25 a 35% melhor : 2 anos a frente do CMOS convencional devido a diminuição da capacitância de junção devido a diminuição do efeito de corpo

16 Prof. Dr. João Antonio Martino
PSI/EPUSP Baixa potência Memórias SRAM de 4 Mb: a potência dissipada na tecnologia SOI é 1,7 a 3 vezes menor que na tecnologia convencional Junho de 2005

17 SOI MOSFETs: Segredos para funcionamento em alta velocidade
Si-Poli Óxido Enterrado Silício ID CS CD CS and CD são 10 vezes menores que no MOS convencional ID até 30% maior que no MOS convencional G.K. Celler, S. Cristoloveanu, Journal of Applied Physics, Vol. 93, no. 9, p. 4955, 2003

18 Tipos de SOI MOSFET de Porta Ú nica SOI MOSFET Parcialmente Totalmente
Fonte Dreno Óxido Enterrado Depletado P - neutro N + P - depletado Si Substrato SOI MOSFET Parcialmente Totalmente Modo Acumulação DTMOS 52 ATDF Inc. – Aug. 25, 2004

19 Circuitos SOI

20 SOI CMOS na IBM (Parcialmente Depletado)

21 SOI CMOS na AMD (Parcialmente Depletado)

22 FD (Fully Depleted) SOI CMOS fabricado na Oki em 2001
Metal 3 Metal 2 Onde está o transistor SOI? Metal 1 Óxido Enterrado Substrato de Silício M. Itoh, Y. Kawai, S. Ito, K. Yokomizo, Y. Katakura, Y. Fukuda, F. Ishikawa, Electrochemical Society Proceedings, Vol , p. 331, 2001

23 Tecnologia SOI CMOS (0,5 m)
IMEC/Bélgica Dimensão: 10mm x 10mm 221 estruturas mais de 1000 terminais cascatas de transistores de L=10mm até 0,4mm (J.A.Martino - Livre Docência - USP/Bélgica )

24 Modelagem do Substrato SOI
Publicação inicial: IEE Electronics Letters, vol. 26, nº 18, p.1462, 1990

25 Acoplando-se o modelo analítico proposto ao modelo clássico de Lim&Fossum resulta:
(1) (2)

26 Acoplando-se o modelo analítico proposto ao modelo clássico de Lim&Fossum resulta:
(1) (2) (3)

27 Caracterização Elétrica da Tecnologia SOI
Através do Desenvolvimento de Novos Métodos Forte Penetração Internacional

28 Tecnologia SOI CMOS Ultra-Submicrométrica (0,13 m) IMEC/Bélgica
Buried Oxide Substrate Gate (VGF) Substrate (VGB) P P+ Source (VS) N N+ Drain (VD) Dimensão: 10mm x 10mm . cascatas de transistores de L=10mm até 0,08mm

29 Caracterização Elétrica : Extração do Tempo de Geração
de lacunas g em função da temperatura (H. Shin et al model) Publicação : J. A. Martino et al.; High Purity Silicon , ECS/Hawaii, 2004

30 Modelagem do Ponto Invariante com a Temperatura
ZTC (“Zero Temperature Coefficient”) do SOI MOSFET Publicação :L. Camillo, J. A. Martino, E. Simoen e C. Claeys ; SOI Symposium/ECS, Quebec, 2005

31 Modelagem do Transistor SOI de Porta Trapezoidal
(Edgeless = 4 trapézios) 2 WS 2 WD Dreno L  dy Fonte Fonte Fonte Porta Dreno Porta Dreno Publicação : R. Giacomini e J. A. Martino; Solid State Electronics, 2005

32 Projeto, Fabricação e Caracterização de um
Novo Dispositivo - GC SOI MOSFET : UCL/Bélgica Substrato Dreno Fonte N+ P P- Porta Silício P- Si-Poli N+ t oxf si oxb L LD SiO2 Vantagens do GC SOI : Aumento da Tensão de Ruptura Maior Transcondutância Menor Condutância de Saída (Maior Tensão Early) Projeto e Caracterização: Brasil Fabricação : UCL/Bélgica Mudança do leiaute de uma máscara para obtenção da configuração assimétrica de canal Publicação Inicial : M. A. Pavanello, J. A. Martino e D. Flandre; Solid State Electronics,2000

33 Prof. Dr. João Antonio Martino
PSI/EPUSP Exemplo de Aplicação do GC SOI nMOSFET : Amplificador Operacional UCL/Bélgica Principal Bloco Construtivo de Circuitos Analógicos Publicação : S. P. Gimenez, M. A. Pavanello, J. A. Martino; SOI Symposium/ECS, Quebec, 2005 Junho de 2005