O que há de novo na plataforma x86 para High Performance

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1 O que há de novo na plataforma x86 para High Performance
Jefferson de A Silva Systems Management & Product Specialist Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

2 Por que sistemas de alta performance
Processors Power Flexibility Scaling Memory Capacity Protection Performance I/O Speed Legacy support Reliability Predictive Failure Outstanding Manageability Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

3 A tendência tecnológica – Todo ano nós ficamos mais rápidos mais processadores
Intel CPU Trends (sources: Intel, Wikipedia, K. Olukotun) Pentium 386 Xeon Paxville Montecito Por volta do início de 2003 começou a limitação da freqüência do processador De acordo com essa trajetória passada nós deveríamos estar hoje acima de 10GHz ! Historicamente freqüência mais alta aumenta uma única threaded Multi-core sómente melhora aumenta de performance de software quando for possível aumentar o número de execução de threads Breakdown in Frequency scaling Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

4 Aspectos de Planejamento de Capacidade em ambiente x86
X Architecture Overview Performance per Watt What is performance/watt? How does Xeon 5100 Series (Woodcrest) perform? Product Positioning How to position Xeon vs. Opteron products? Network Subsystem Performance Update TOE, IOAT technology overview TOE, and IOAT Ethernet throughput Storage Subsystem Performance Update 2.5” vs. 3.5” disk effects on performance Memory Subsystem Performance Update Memory operation fundamentals Latency vs. Bandwidth DDR2 & FBDIMM memory performance CPU Technology & Performance Update Snoop filter performance overview Multi-core processor performance update New processor architecture changes and performance AMD® Opteron® Next Generation Intel Core® (Xeon® 5100 Woodcrest) Intel Tulsa Clovertown Performance update Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

5 Aspectos de Planejamento de Capacidade em ambiente x86
TOE e IOAT (TCP/IP Offload–I/O Acceleration Technology) Discos 2.5” vs 3.5” SDRAM, DDR, DDR2 e FBD CPU (Multi-core, novas arquiteturas) VT (On chip e software) Consumo de energia Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

6 Aspectos de Planejamento de Capacidade em ambiente x86
Network Architecture – Standard NIC CPU 3 CPU Potential bottlenecks Interrupt Process and Multiple Memory Accesses by the CPU TCP Protocol Processing CPU Memory Copies 4 2 Chipset Memory 1 LAN LAN Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

7 Aspectos de Planejamento de Capacidade em ambiente x86
TCP/IP Offload - TOE CPU CPU Benefit Less code processing by CPU Fewer CPU data copies 3 Chipset Memory 2 2 TOE LAN 1 1 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

8 Aspectos de Planejamento de Capacidade em ambiente x86
I/O Acceleration Technology – Intel (IOAT) CPU 3 CPU Benefit Few if any data copies by CPU First version will only help receive performance since copies will be done only on frames that are moving from TCP/IP space to application space 2 4 Chipset Memory 1 LAN LAN Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

9 And We Still Have The Capacity vs. Speed Trade-off
Aspectos de Planejamento de Capacidade em ambiente x86 And We Still Have The Capacity vs. Speed Trade-off DRAM DRAM DRAM DRAM DRAM DRAM DRAM DRAM DRAM DRAM DRAM DRAM DRAM DRAM Memory Controller DRAM DRAM DRAM DRAM Memory Bus Memory Controller 400 MHz Memory Bus Memory Controller 533 MHz Not representative of any particular system Diagram is intended to illustrate speed and DIMM count limitations Memory Bus 667 MHz Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

10 Same DDR2 DRAM Technology
FBDIMM Solves This Problem With Serial Memory Bus And On-DIMM Advanced Memory Buffer (AMB) Same DDR2 DRAM Technology Memory Controller Serial Address Bus Serial Data Bus Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

11 Address Data FBDIMM Serial Bus Add Latency Due to Hops
Memory Controller Address Serial Address Bus Serial Data Bus Data Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

12 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.
Additional Memory Channels = Greater Capacity And Greater Throughput Which Offsets Additional Latency Under Load DRAM DRAM DRAM DRAM FBD Memory Controller Greater Memory Bandwidth DRAM DRAM DRAM DRAM DRAM DRAM DRAM DRAM Less Memory Bandwidth DDR2 Memory Controller DRAM DRAM DRAM DRAM DRAM DRAM DRAM DRAM DRAM DRAM DRAM DRAM Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

13 Measured DDR2 vs. FBD Memory Throughput
39% Increase 39% Increase 2.8x Increase 2.8x Increase Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

14 CPU Bottleneck Performance Fundamentals
Core Intensive Potential Processor Bottlenecks Latency Intensive Bandwidth Intensive Core Intensive - Processor is executing instructions as fast as CPU core can process Latency Intensive - Processor is executing instructions as fast as memory latency allows Bandwidth Intensive - Processor is executing instructions as fast as memory bandwidth allows Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

15 Xeon vs. Opteron Performance Fundamentals
Dual Core System Design Xeon vs. Opteron Performance Fundamentals Woodcrest,Clovertown and Tulsa Win By as much as 20+% Core Intensive Potential Processor Bottlenecks X3 Xeon Wins Woodcrest and Opteron About the same Opteron Wins by as much As 2X Latency Intensive Bandwidth Intensive Core Intensive - Processor is executing instructions as fast as CPU core can process Latency Intensive - Processor is executing instructions as fast as memory latency allows Bandwidth Intensive - Processor is executing instructions as fast as memory bandwidth allows Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

16 Xeon Coherency Protocol – CPU Snoop Request
Snoop All Other Processor Caches Cache Miss Read Data PCI Memory Controller PCI PCI PCI IO Controller USB, IDE, SATA,etc Memory Bridge Memory Bridge Memory Bridge Memory Bridge Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

17 Xeon Coherency Protocol – CPU Snoop Response
Only Now Can Processor Operate on Data! PCI Memory Controller PCI PCI PCI IO Controller USB, IDE, SATA,etc Memory Bridge Memory Bridge Memory Bridge Memory Bridge Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

18 Xeon Coherency Protocol – DMA Snoop Request
Snoop All Processor Caches PCI DMA Read Data Memory Controller PCI PCI PCI IO Controller USB, IDE, SATA,etc Memory Bridge Memory Bridge Memory Bridge Memory Bridge Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

19 Xeon Coherency Protocol – DMA Snoop Response
Snoop Responses Returned PCI Only Now Can Memory Be Accessed! Memory Controller PCI PCI PCI IO Controller USB, IDE, SATA,etc Memory Bridge Memory Bridge Memory Bridge Memory Bridge Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

20 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.
AMD Architecture – Local Memory Access Local memory read happens fast – This low latency is well publicized Processor Cache Miss – Local Read HyperTransport™ AMD Opteron CPU 0 AMD Opteron CPU 1 HyperTransport™ HyperTransport™ HyperTransport™ AMD Opteron CPU 2 AMD Opteron CPU 3 6.4GB/s coherent HyperTransport 6.4GB/s coherent HyperTransport HyperTransport HyperTransport HyperTransport PCI-X 100Mhz PCI-X 100Mhz PCI-X Bridge PCI-X 100Mhz PCI-X Bridge HyperTransport PCI-X 133Mhz PCI-X 133Mhz PCI-X Bridge Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

21 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.
AMD Architecture – Local Memory Access Local memory read happens fast – This low latency is well publicized But processor cannot use data until ALL snoops complete In 4-way there are always two hops for snoops Snoop Response From CPU1 Snoop Response From CPU3 AMD Opteron CPU 0 Snoop CPU 1,3 HyperTransport™ AMD Opteron CPU 1 Snoop Response From CPU2 Snoop Response From CPU3 Snoop CPU 3 Snoop CPU 2 HyperTransport™ HyperTransport™ HyperTransport™ AMD Opteron CPU 2 AMD Opteron CPU 3 6.4GB/s coherent HyperTransport 6.4GB/s coherent HyperTransport HyperTransport HyperTransport HyperTransport PCI-X 100Mhz PCI-X 100Mhz PCI-X Bridge PCI-X 100Mhz PCI-X Bridge HyperTransport PCI-X 133Mhz PCI-X 133Mhz PCI-X Bridge Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

22 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.
AMD Architecture – Local Memory Access Only now can execution proceed! Read Complete And Usable HyperTransport™ AMD Opteron CPU 0 AMD Opteron CPU 1 HyperTransport™ HyperTransport™ HyperTransport™ AMD Opteron CPU 2 AMD Opteron CPU 3 6.4GB/s coherent HyperTransport 6.4GB/s coherent HyperTransport HyperTransport HyperTransport HyperTransport PCI-X 100Mhz PCI-X 100Mhz PCI-X Bridge PCI-X 100Mhz PCI-X Bridge HyperTransport PCI-X 133Mhz PCI-X 133Mhz PCI-X Bridge Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

23 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.
Processor Futures Both AMD and Intel have significant processor architecture changes happening soon AMD – Next Generation Processors Rev F (Dual Core) Barcelona (Quad Core) Intel – Core Micro-Architecture Processors Woodcrest (Dual Core) Clovertown (Quad Core) Intel Xeon MP – Tulsa (Dual Core) Intel MP based on Core Micro-Architecture Tigerton (Quad-Core) Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

24 Opteron Next Gen Processors Add Faster DDR2 Memory
DRAM DRAM DRAM DRAM DRAM DRAM Opteron with DDR2 Memory Controller DRAM DRAM DRAM DRAM DRAM Opteron with DDR2 Memory Controller DRAM DRAM Opteron with DDR2 Memory Controller DRAM Rev E 266/333MHz DDR1 -> 400/533 MHz DDR2 Rev E 400MHz DDR1 -> 667 MHz DDR2 Rev E 400MHz DDR1 -> 800 MHz DDR2 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

25 Cache to Cache data sharing is done through crossbar switch.
Opteron Dual-Core Design CPU0 CPU1 1MB L2 Cache 1MB L2 Cache System Request Interface Cache to Cache data sharing is done through crossbar switch. Crossbar Switch Memory HT0 HT1 HT2 Controller AMD Opteron™ Architecture Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

26 AMD Opteron Quad-Core Design: Barcelona
CPU0 L2 Cache CPU1 L2 Cache CPU2 L2 Cache CPU3 L2 Cache CPU1 L3 Cache System Request Interface Quad Core Design: Adds L3 Cache Crossbar Switch Memory HT0 HT1 HT2 Controller AMD Opteron™ Architecture Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

27 Source: Intel public data
Xeon 5100 Series (Woodcrest) DP Architecture Proibida cópia ou divulgação sem permissão escrita do CMG Brasil. Source: Intel public data

28 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.
Wide Dynamic Execution From: Executes 4 instructions per clock cycle compared to 3 instructions per cycle for NetBurst Net Burst Core Microarchitecture Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

29 Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.
Xeon vs. Core™ Dual-Core Design Cache to cache data sharing was done through bus interface (slow) Cache to cache data sharing is now done through shared cache Intel Core™ Architecture CPU0 CPU1 4 MB Shared Cache Bus Interface CPU0 CPU1 2MB L2 Cache 2MB L2 Cache Bus Interface Intel Xeon Dual-Core Architecture In Xeon 5100 Series (Woodcrest) L2 Cache can be dynamically shared so if one processor needs all cache it can be used, or it can be shared equally Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

30 MCM to MCM data sharing is done through bus interface (slow)
Intel Core™ Quad-Core Design CPU0 CPU1 CPU2 CPU3 4 MB Shared Cache 4 MB Shared Cache Bus Bus Interface Interface MCM to MCM data sharing is done through bus interface (slow) FSB Clovertown is basically two Woodcrest multi-chip modules (MCM’s) on a single die MCM die allows easy transition and better yields than monolithic die MCM’s must leverage FSB interface for cache to cache communication Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

31 Intel Caneland MP Platform
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32 to X4 – Architectural Improvements
34.1GB/s 10.6 GB/s 6.4 GB/s 42.6GB/s 21.3 GB/s Quad FSB architecture delivers increased memory bandwidth IBM bus technology provides optimal memory read and write bandwidth Increased scalability port frequency for higher scalable bandwidth Lower loaded latency across the board Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

33 2 Socket Product Positioning Today – AMD Dual core and Intel Quad core
Java Core Processing Clovertown File and Print Integer Processing Web-serving Collaboration INTEL SAP BPC – core intensive Database HPC – core intensive Data mining Virtualization BPC – bandwidth intensive HPC – bandwidth intensive AMD EDA Large memory set workloads Video Streaming Next Gen - RevF Memory Bandwidth/Capacity Media encode/decode Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

34 Memory Bandwidth/Capacity
2 Socket Product Positioning 3Q07 – AMD Quad core and Intel Quad core Java Core Processing Clovertown File and Print Integer Processing Web-serving Collaboration INTEL SAP BPC – core intensive Database HPC – core intensive Virtualization Data mining BPC – bandwidth intensive HPC – bandwidth intensive AMD EDA Large memory set workloads Video Streaming RevF-Quad Core Memory Bandwidth/Capacity Media encode/decode Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.

35 Aspectos de Planejamento de Capacidade em ambiente x86
Obrigado! Proibida cópia ou divulgação sem permissão escrita do CMG Brasil.