EE141 FABRICAÇÃO DOS WAFERS 1.

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1 EE141 FABRICAÇÃO DOS WAFERS 1

2 Processo de Fabricação
EE141 Processo de Fabricação Obtenção de Silício Monocristalino Ao contato com a semente o silício fundido começa a cristalizar seguindo a orientação dos cristais da semente suporte semente de silício monocristalino silício puro fundido

3 Processo de Fabricação
EE141 Processo de Fabricação Obtenção de Silício Monocristalino Após o lingote adquirir o diâmetro desejado, ele começa a ser puxado para cima lingote de silício monocristalino

4 Processo de Fabricação
EE141 Processo de Fabricação Obtenção de Silício Monocristalino

5 EE141 Silicon Ingot A single crystal of silicon, a silicon ingot, grown by the Czochralski technique. The diameter of the ingot is 6 inches – 15 cm. (Courtesy of Texas Instruments. ATUAL!

6 Processo de Fabricação
EE141 Processo de Fabricação Corte dos wafers Antes do corte dos wafers é efetuado um corte de marcação da orientação dos eixos x/y.

7 Processo de Fabricação
EE141 Processo de Fabricação Polimento dos lingotes de silício monocristalino Após o crescimento do lingote de silício monocristalino, este passa por um processo de polimento, antes do corte em fatias (wafers).

8 Processo de Fabricação
EE141 Processo de Fabricação Polimento dos wafers de silício monocristalino Cada wafer passa individualmente por um processo de polimento, tanto das bordas como de suas superfícies.

9 Planarization: Polishing the Wafers
EE141 Planarization: Polishing the Wafers Essential to keep the surface of the wafer approximately flat between processing steps. Chemical-mechanical planarization (CMP) step is included before the deposition of an extra metal layer on top of SiO2. The process uses a slurry compound – a liquid carrier with a suspended abrasive component such as aluminum oxide or silica – to microscopicall plane a device layer and to reduce step heights. From Smithsonian, 2000

10 Processo de Fabricação
EE141 Processo de Fabricação Polimento e limpeza dos wafers de silício monocristalino

11 A sala limpa - INTEL

12 A sala limpa - INTEL

13 A sala limpa usa uma iluminação laranja e não branca como as demais salas limpas, isso porque o material fotossensível reage à luz branca.

14 Tecnologia 90nm (INTEL Pentium)

15 Tecnologia 65nm (INTEL Pentium)
Foram chamados pela Intel de “Presler”, nesta tecnologia destaca-se o alto poder de “overclock” que este processador oferece, isso porque ele aquece relativamente muito pouco. O Presler é composto de 2 núcles de 65nm chamados “Cedar Mill”, o que torna ele um chip binuclear. Foram lançados no segundo semestre de 2005, na arquitetura do Pentium D. O núcleo do Presler possui 376 milhões de transistores ocupando uma área de 162mm2. As principais características que a tecnologia de 65nm nos oferece são as seguintes: Núcleo do Presler (65nm).

16 FABRICAÇÃO DOS CIRCUITOS INTEGRADOS
EE141 FABRICAÇÃO DOS CIRCUITOS INTEGRADOS 16

17 EE141 CMOS Process polisilício Al SiO2 poço N substrato P - N+ P+ 17

18 EE141 A Modern CMOS Process Dual-Well Trench-Isolated CMOS Process 18

19 EE141 Circuit Under Design 19

20 EE141 Its Layout View 20

21 CMOS Process at a Glance (1/5)
EE141 CMOS Process at a Glance (1/5) Define active areas Etch and fill trenches Implant well regions Deposit and pattern polysilicon layer Implant source and drain regions and substrate contacts Create contact and via windows Deposit and pattern metal layers 21

22 CMOS Process Walk-Through (2/5)
EE141 CMOS Process Walk-Through (2/5) p + p-epi (a) Base material: p+ substrate with p-epi layer Camada epitaxial: 2 m, onde são fabricados os transistores 2 m 100 m a 500 m p + p-epi SiO 2 3 Si N 4 (b) After gate-oxide growth and sacrificial nitride deposition (acts as a buffer layer): implantação iônica ou CVD. Área ativa: onde são implantados os transistores. Área de campo: restante da superfície. SI2N4 – (nitreto de silício) – delimita e protege a área ativa. p + (c) After plasma etch of insulating trenches using the inverse of the active area mask Remove-se por corrosão, expõe a área de campo 22

23 CMOS Process Walk-Through (3/5)
EE141 CMOS Process Walk-Through (3/5) SiO 2 (d) After trench filling, CMP planarization, and removal of sacrificial nitride CMP: Chemical/Mechanical Planarization. Crescimento do óxido de campo por deposição (CVD).  Óxido de campo: maior isolação elétrica. óxido de campo (e) After n-well and V Tp adjust implants n Criação do Poço N Si N 3 4 (f) After p-well and V Tn adjust implants p Criação do Poço P 23

24 CMOS Process Walk-Through (4/5)
EE141 CMOS Process Walk-Through (4/5) (g) After polysilicon deposition (sputtering) and etch. poly(silicon) (h) After n + source/drain and p source/drain implants. These steps also dope the polysilicon. (i) After (CVD) deposition of SiO 2 insulator and contact hole etch. SiO 24

25 CMOS Process Walk-Through (5/5)
EE141 CMOS Process Walk-Through (5/5) (j) After (sputtering) deposition and patterning of first Al layer. Al (k) After deposition of SiO 2 insulator, etching of via’s, deposition and patterning of second layer of Al. Al SiO 25

26 Advanced Metallization
EE141 Advanced Metallization 26

27 para Tecnologia CMOS N-Well Típica
Etapas do Processo de Fabricação

28 para Tecnologia CMOS P-Well Típica:
Etapas do Processo de Fabricação máscaras de litografia (1/2)

29 para Tecnologia CMOS P-Well Típica: Etapas do Processo de Fabricação
máscaras de litografia (2/2) 29

30 Etapas do Processo de Fabricação para Tecnologia CMOS SOI (1/2)
No final do processo , este vai ser o óxido de gate! Obs: falta a camada de SiO2 nestas etapas! 30

31 Etapas do Processo de Fabricação
para Tecnologia CMOS SOI (2/2)

32 Advanced Metallization
EE141 Advanced Metallization 32

33 EE141 REGRAS DE PROJETO 33

34 EE141 3D Perspective Polysilicon Aluminum 34

35 Design Rules Interface between designer and process engineer
Guidelines for constructing process masks Unit dimension: Minimum line width scalable design rules: lambda parameter absolute dimensions (micron/nano rules) 35

36 CMOS Process Layers Layer Polysilicon Metal1 Metal2 Contact To Poly
EE141 CMOS Process Layers Layer Polysilicon Metal1 Metal2 Contact To Poly Contact To Diffusion Via Well (p,n) Active Area (n+,p+) Color Representation Yellow Green Red Blue Magenta Black Select (p+,n+) Select the areas to be doped inside an Active Area 36

37 Layers in 0.25 mm CMOS process
EE141 Layers in 0.25 mm CMOS process

38 Intra-Layer Design Rules
EE141 Intra-Layer Design Rules 4 Metal2 3 38

39 EE141 Transistor Layout 39

40 EE141 Vias and Contacts 40

41 EE141 Select Layer 41

42 EE141 CMOS Inverter Layout 42

43 EE141 3 4 6 1 6 2,5 2,25 5 43

44 EE141 Layout Editor 44

45 max Layer Representation
EE141 max Layer Representation Metals (five) and vias/contacts between the interconnect levels Note that m5 connects only to m4, m4 only to m3, etc., and m1 only to poly, ndif, and pdif Some technologies support “stacked vias” Active – substrate (poly gates), transistor channels (nfet, pfet), source and drain diffusions (ndif, pdif), and well contacts (nwc, pwc) Not used with MicroWind! contacts form interconnections between metal and active or poly vias form interconnections between two metal layers Wells (nw) and other select areas (pplus, nplus, prb) Not used with MicroWind!

46 CMOS Inverter max Layout
EE141 CMOS Inverter max Layout Out In metal1-poly via metal1 polysilicon metal2 VDD pfet PMOS (4/.24 = 16/1) pdif NMOS (2/.24 = 8/1) metal1-diff via ndif nfet GND metal2-metal1 via

47 EE141 Design Rule Checker poly_not_fet to all_diff minimum spacing = 0.14 um. 47

48 Sticks Diagram 1 V 3 In Out GND DD Dimensionless layout entities
EE141 Sticks Diagram 1 3 In Out V DD GND Stick diagram of inverter Dimensionless layout entities Only topology is important Final layout generated by “compaction” program 48

49 Packaging (empacotamento)
EE141 Packaging (empacotamento) 49

50 Packaging Requirements
EE141 Packaging Requirements Electrical: Low parasitics Mechanical: Reliable and robust Thermal: Efficient heat removal Economical: Cheap 50

51 EE141 Bonding Techniques 51

52 Tape-Automated Bonding (TAB)
EE141 Tape-Automated Bonding (TAB) Chip On Board (COB) 52

53 Chip on Board (COB)

54 EE141 Flip-Chip Bonding 54

55 Package-to-Board Interconnect
EE141 Package-to-Board Interconnect 55

56 EE141 Package Types 56

57 Package Types 57

58 EE141 Package Parameters 58

59 EE141 Multi-Chip Modules 59