AULA 06 - MIPS PIPELINE.

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1 AULA 06 - MIPS PIPELINE

2 IMPLEMENTAÇÃO DO MIPS MONOCICLO
RegDst Branch Control MemRead MemtoReg RegWrite Zero ALUSrc MemWrite ALUControl ALUOp

3

4 PC R I A B ALUOut M D R

5 PASSOS relativos ao MIPS Multiciclo
Aritmética reg-reg Branch Step 3

6 PASSOS (CICLOS) Passo 1: Busca da instrução (Instruction Fetch)
Passo 2: Decod. da Instrução e Busca de Registradores Passo 3 (dependente da instrução) Referência à memória: ALUOut = A + sign-extend(IR[15-0]); Aritmética Reg-Reg: ALUOut = A op B; Aritmética Reg-Imm: ALUOut = A op Imm; Branch: se (A==B) PC = ALUOut; Passo 4 (Aritmética ou acesso à memória) Acesso à memória através de loads e stores MDR = Memory[ALUOut]; ou Memory[ALUOut] = B; Fim das instruções R-type: Reg[IR[15-11]] = ALUOut; Passo 5 (Write-back, para instrução load) Reg[IR[20-16]]= MDR;

7 Pipeline: vários estágios funcionam juntos para instruções diferentes.
MULTICICLO x PIPELINE Multiciclo: a instrução é executada em vários estágios (S) sequenciais. Latch Latch Latch S1 S2 Sk Estágio ATIVO no ciclo 2 Apenas uma instrução por vez. Pipeline: vários estágios funcionam juntos para instruções diferentes. Latch Latch Latch Sk S1 S2 instrução i instrução i - 1 instrução i – (k -1) k instruções por vez.

8 Pipeline: é natural! A B C D Exemplo de Lavanderia
Tem-se os volumes A, B, C e D de roupas para lavar, secar e passar A lavadora leva 30 minutos A secadora leva 40 minutos “Passadeira” leva 20 minutos A B C D

9 Lavanderia Sequencial
6 7 8 9 10 11 Meia noite Tempo 30 40 20 30 40 20 30 40 20 30 40 20 T a s k O r d e A B C D A lavanderia sequencial leva 6 horas para 4 volumes Se usarem o “pipeline”, quanto tempo levaria?

10 Lavanderia em Pipeline
6 7 8 9 10 11 Meia noite Tempo 30 40 20 o r d e m A B C D Lavanderia em Pipeline leva 3.5 horas

11 Lições sobre o Pipeline
O Pipeline ajuda melhorar o throughput de um trabalho por completo A taxa do Pipeline é limitada pelo estágio mais lento Speedup ideal = Número de estágios Comprimentos desbalanceados dos estágios do pipeline reduzem o speedup O tempo para “preencher” o pipeline e o tempo para “limpar” o pipeline reduzem o speedup 6 7 8 9 Tempo o r d e m 30 40 20 A B C D

12 Pipelines em Computadores
Executa bilhões de instruções, tal que o importante seja o throughput Fatores desejados: todas as instruções tenham o mesmo comprimento, os campos de registradores sejam localizados numa mesma posição no formato de instrução, referências à memória somente através de instruções loads ou stores Speedup: para um programa de n instruções, num computador pipeline de k estágios, relativo a um computador multiciclo de k ciclos, considerando mesmo tempo de ciclo. Tempo do multiciclo = n . k .tempociclo Tempo do pipeline = (k + n-1).tempociclo Speedup = tempo do multiciclo/tempo do pipeline = n.k/ (k + n - 1) Para n grande, speedup ~ k

13 Pipeline no MIPS multiciclo pipeline

14 Implementação do Pipeline
O que facilita: Todas as instruções com mesmo comprimento Somente poucos formatos de instruções Os operandos de memória aparecem somente em loads e stores O que difículta: conflitos estruturais: supor que temos somente uma memória conflitos de controle: preocupar com instruções de branch conflitos de dados: uma instrução depende de uma instrução prévia Manipulação de exceções Melhorar o desempenho com execução fora-de-ordem, etc.

15 Idéia Básica SOMADOR REGS. SOMADOR MEM. INSTR. ALU MEM. DADOS

16 Fluxo de dados com latch’s entre os estágios
IF/ID ID/EX EX/MEM MEM/WB somador somador Regist. PC ALU Mem. Instr. Mem. dados

17 Pipelines representados graficamente

18 CONTROLE DO PIPELINE PCSrc Branch RegWrite Regs. Mem Read Mem ALUSrc
toReg ALUSrc PC ALU Mem. Inst. Mem. dados Mem Write ALUOp RegDst

19 Controle do Pipeline O que necessita ser controlado em cada estágio?
Busca de Instrução e Incremento do PC Decodificação da Instrução / Busca de Registradores Execução Estágio de Memória Write Back Cada estágio deve funcionar para uma determinada instrução, simultaneamente a outros estágios.

20 Controle do Pipeline Os sinais são repassados pelos estágios
como os dados Controle do Pipeline MEM/WB IF/ID ID/EX EX/MEM

21 Fluxo de dados e controle
PCSrc RegWrite Branch MemRead MemtoReg ALUOp MemWrite RegDst

22 Dependências de dados Pode ocorrer iniciando uma instrução antes de terminar a anterior dependências que “vão retroceder no tempo” são conflitos de dados

23 Solução por Antecipação – usar os resultados temporários, sem esperar que eles sejam escritos
- Atuar no caminho do banco de registr. p/ substituir o valor de leit/escrita de registrador - Antecipação da ALU what if this $2 was $13?

24 Solução por Antecipação
Unidade de antecipação

25 Antecipação do estágio EX/MEM

26 Antecipação do estágio MEM/WB

27 CIRCUITO DE ANTECIPAÇÃO (FORWARDING UNIT)

28 Nem sempre é possível solucionar por antecipação (Fazer o Load de uma palavra pode causar um conflito) - Se uma instrução tenta ler um registrador seguindo uma instrução de load word que escreve no mesmo registrador. Portanto, necessitamos que a unidade de detecção de conflitos paralize, em um ciclo, as instruções seguintes ao load word

29 Parada (Stall) manter instruções nos mesmos estágios

30 Parada com inserção de nop a partir do estágio EX

31 Unidade de detecção de conflitos
A parada faz com que uma instrução que não faz nada (nop) prossiga

32 Exemplo de inserção de parada
sinais 0

33 Conflitos de Desvio (Branch)
Quando é decidido pelo branch, outras instruções estão em pipeline! O pipeline equivale a previsão de “não ocorrer branch” Solução: hardware para desprezar as instruções posteriores caso haja branch

34 Controle para limpar as instruções posteriores
além de antecipar o cálculo da condição IFFlush

35 Exemplo de beq e atualização do PC
44 40 endereço 72 lw $4, 50($7) Resulta em NOP

36 RESULTADO DO CONTROLE DE DESVIO
Necessidade de limpar apenas uma instrução

37 Melhorando o desempenho
Tentar evitar paradas! P.ex., reordenar essas instruções: lw $t0, 0($t1) lw $t2, 4($t1) sw $t2, 0($t1) sw $t0, 4($t1) Adicionar um “branch delay slot” permitindo que a próxima instrução seguida do branch seja sempre executada Confiar no compilador para preencher o slot com algo útil Processador Superescalar: iniciar mais que uma instrução no mesmo ciclo

38 MIPS superescalar

39 MIPS superescalar Tipo de instrução Estágios do pipeline R ou desvio
IF ID EX MEM WB Load/store

40 pode ser escalonado para o MIPS superescalar da seguinte forma:
EXEMPLO O código: loop: lw $t0, 0 ($s1) # t0 = elemento de array add $t0, $t0,$s # soma o elemento do array a um valor escalar em $s2 sw $t0, 0($s1) # armazena o resultado addi $s1, $s1, # decrementa o ponteiro bne $s1, $zero, loop # desvia para loop se $s1 diferente de 0 pode ser escalonado para o MIPS superescalar da seguinte forma: R ou desvio Load/store Ciclo de clock loop: lw $t0, 0($s1) 1 addi $s1, $s1,-4 2 add $t0 , $t0, $s2 3 bne $s1, $zero, loop sw $t0, 4($s1) 4 5 instruções em 4 ciclos

41 Desdobramento de laço (loop unrolling)
R ou desvio Load/store Ciclo de clock Observações loop: addi $s1, $s1, -16 lw $t0, 0 ($s1) 1 $s1 inicial lw $t1, 12($s1) 2 $s1 = $s1 - 16 add $t0, $t0, $s2 lw $t2, 8($s1) 3 add $t1, $t1, $s2 lw $t3, 4($s1) 4 add $t2, $t2, $s2 sw $t0, 16($s1) 5 16($s1) = add $t3, $t3, $s2 sw $t1, 12($s1) 6 sw $t2, 8($s1) 7 bne $s1, $zero, loop sw $t3, 4($s1) 8 14 instruções em 8 ciclos

42 Escalação Dinâmica O hardware realiza a “escalação”
O hardware tenta encontrar instruções para executar É possível execução fora de ordem Execução especulativa e previsão dinâmica de desvio (branch) DEC Alpha 21264: tem 9 estágios pipeline, 6 instruções simultâneas PowerPC e Pentium: tabela de história de desvio É importante a tecnologia do compilador

43 Escalação Dinâmica Despacho em ordem Unidades funcionais Execução
fora de ordem Unidade de Comprometimento: escrita final do resultado em ordem

44 A microarquitetura do Pentium 4

45 Multiprocessadores criar computadores potentes conectando muitos computadores pequenos Multiprocessador de memória compartilhada centralizada Multiprocessador de memória distribuída

46 CPU de um único thread Thread é uma seqüência de instruções de um programa RAM - Diferentes cores = quatro diferentes programas em execução na memória Front end – busca até 4 instruções 7 Pipelines, sendo apenas o programa de cor vermelha em execução Nota-se os espaços em branco dos estágios pipeline ociosos

47 Single Threaded SMP (Symmetric Multiprocessor)
Os diferentes programas são executados em CPUs distintos para não deixar muitos programas em espera. Programa vermelho numa CPU amarelo em outra

48 Superthreading ou multithreading
CPU com capacidade para executar mais de um thread simultaneamente, porém, cada estágio do pipeline deve conter instruções de apenas um thread Não se pode emitir instruções de threads distintos num mesmo instante

49 Hyper-threading (HT) Simultaneous multithreading (SMT)
Não existe restrição de emissão de instruções para threads diferentes em cada clock. Compara-se ao single-threaded SMP Single-threaded SMP

50 Formas de Execução dos Threads
Superscalar Simultaneous Multithreading Multithreading Issue slots Clock cycles Empty Thread 1 Thread 2 Thread 3 Thread 4

51 Chips de um único CORE Superescalar SMT

52 Processadores Multi-Core
Um único chip com múltiplos cores (CPUs), cada um executando threads distintos como em single-threaded SMP Compatível em softare a uma arquitetura SMT porém tecnologicamente mais interessante, pois usando tecnologia que consome menos energia pode ser usado, e o desempenho aumenta com o número de CORES.

53 REFERÊNCIAS SOBRE SMT E MULTICORE