11 Microeletrônica Germano Maioli Penello Sala 5145 (sala 17 do laboratorio de engenharia.

Apresentação em tema: "11 Microeletrônica Germano Maioli Penello Sala 5145 (sala 17 do laboratorio de engenharia."— Transcrição da apresentação:

1 11 Microeletrônica Germano Maioli Penello http://www.lee.eng.uerj.br/~germano/Microeletronica%20_%202015-1.html Sala 5145 (sala 17 do laboratorio de engenharia elétrica) Aula 08

2 2 Atraso RC por um poço-n 2 Vimos até agora que o poço-n pode ser usado como um diodo em conjunto com o substrato e como um resistor. Como toda junção pn tem uma capacitância parasítica, ao analisar o resistor, temos que incluir essa capacitância nos cálculos.

3 3 Atraso RC por um poço-n 3 Analisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos RC acoplados. Como analisar?

4 4 Atraso RC por um poço-n 4 Analisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos RC acoplados. Como analisar? Para um número l de segmentos: Soma de l termos com incremento 1 (Gauss fez isso quando era criança! ) Se l >> 1

5 5 Processos de poços gêmeos (Twin well) 5 No processo de poços gêmeos da figura, o poço p está conectado eletricamente no substrato. Caso seja necessário ter o substrato e o poço p em potenciais diferentes, usa-se o processo de poços-triplos.

6 6 Regras de design - história 6 MOSIS – empresa que recebe os designs de diversos grupos e forma as máscaras de processamento. Os fabricantes de CI são contratados pela MOSIS e mudaram ao longo do tempo. Para transferir os leiautes e torná-los escalonáveis, criou as regras SCMOS (scalable CMOS) quando o tamanho mínimo dos fabricantes era ~1  m. Com isto, o mesmo leiaute pode ser escalonado para ser usado em diferentes tecnologias usando o parâmetro. Um grande benefício da tecnologia CMOS! As regras de design dos fabricantes normalmente é mais rígida que a SCMOS. A regra SCMOS era flexível a ponto de atender todas as regras de uma vez. Com o passar do tempo, as regras SCMOS já não eram flexíveis o suficiente. As modificações nas regras foram necessárias para atender as novas tecnologias. Novas regras surgiram, submicron e deep-submicron (SUBM e DEEP, respectivamente). Processos antigos ainda usam a regra SCMOS. Novas tecnologias usam as regras novas. Se um leiaute passa na regra DEEP, ele também passa nas outras!

7 7 Regras de design para os poços 7 No SPICE, usar “.options scale=90nm” para regra DEEP e “.options scale=180nm” na regra CMOSedu O livro texto usa uma regra de design (CMOSedu) que é a metade da DEEP. Se o MOSIS usa um fator de escala de 90 nm na regra DEEP, o livro usa um fator de escala 180 nm na regra CMOSedu

8 8 SEM – microscopia de varredura de elétron 8 http://virtual.itg.uiuc.edu/training/EM_tutorial/ http://education.denniskunkel.com/Java-SEM-begin.php Detalhe do olho de uma abelha

9 9 SEM – microscopia de varredura de elétron 9 Chip de memória CMOS

10 10 Revisão – Processamento MOSFET http://jas.eng.buffalo.edu/education/fab/NMOS/nmos.html Até o momento discutimos detalhes da fabricação do poço-n. Relembrando o processamento de um MOSFET (note que este processo não é o mesmo utilizado pela MOSIS)

11 11 Camadas de metal 11 As camadas de metal em um CI conecta os dispositivos (resistores, capacitores, MOSFETs,...) entre si. Analisaremos aqui apenas um processo CMOS genérico com apenas duas camadas metálicas que chamaremos de metal1 e metal2. Os metais comumente utilizados em CMOS são alumínio e cobre. Analisaremos neste estudo das camadas de metal a área de solda (bonding pad), capacitâncias associadas às camadas, crosstalk, resistência de folha e eletromigração.

12 12 “Almofada” de contato- Bonding pad 12 Interface entre o substrato já processado e o mundo externo http://www.cube.cz/technical-capabilities/universal-pad-finish-ang.htm?lang=en

13 13 Os pads variam de acordo com a regra de design do fabricante. O tamanho do bonding pad especificado pelo MOSIS é um quadrado de 100  m x 100  m. O tamanho final do pad é a única parte do leiaute que não é escalonado a medida que as dimensões do processo diminuem. “Almofada” de contato- Bonding pad Note a existência de isolante sob e sobre o metal (isolantes entre camadas)

14 14 Capacitância metal-substrato O substrato está aterrado e para efeitos práticos pode ser pensado como um plano equipotencial. Qual componente é formado quando temos dois equipotenciais separados por um isolante? + -

15 15 Capacitância metal-substrato O substrato está aterrado e para efeitos práticos pode ser pensado como um plano equipotencial. Aparecimento de capacitâncias parasíticas entre o metal e o substrato. Capacitâncias parasíticas típicas em um processo CMOS

16 16 Capacitância metal-substrato Estimando a capacitância parasítica de um pad de 100x100  m 2 entre uma camada de metal2 e o substrato: área Valor obtido na tabela do slide anterior perímetro Valor obtido na tabela do slide anterior + x x Capac. =

17 17 Passivação O metal2 está coberto com um isolante! Não é possível fazer contato elétrico com ele com uma microsoldadora. Esta camada de óxido é chamada de passivação. Ela protege o chip de contaminações.

18 18 Camada overglass Cortes na passivação são feitos para obter contato elétrico. Para especificar onde abrir o contato, usamos a camada overglass. Regra MOSIS – 6mm entre o limite do metal e o da abertura overglass. Qual a escala usada no desenho acima?

19 19 Camada overglass Cortes na passivação são feitos para obter contato elétrico. Para especificar onde abrir o contato, usamos a camada overglass. Regra MOSIS – 6  m entre o limite do metal e o da abertura overglass. Qual a escala usada no desenho acima? = 50 nm

20 20 Importante Estamos exemplificando um processo de apenas 2 metais! Se o processo tiver, por exemplo, 5 metais, o último metal (camada superior para fazer a solda) é chamado de metal5. http://www.cube.cz/technical-capabilities/universal-pad-finish-ang.htm?lang=en

21 21 Leiaute das camadas de metal Até agora vimos as camadas de poço-n, metal2 e overglass. Agora veremos as camadas de metal1 e a via1

22 22 Metal1 e via1 Via1 - região onde o isolante deve ser removido para haver conexão entre o metal1 e o metal2. Metal1 – Camada de metal logo abaixo do meltal2 Num processo de mais metais: Vian – conexão entre metaln e metaln+1

23 23 Exemplo Poço-n, metal1, via1, metal2 (OBS: sem overglass)

24 24 Parasíticos associados ao metal Quais são os efeitos parasíticos que podemos associar à camada de metal?

25 25 Parasíticos associados ao metal Resistência de folha - Resistência de contato - Capacitância

26 26 Parasíticos associados ao metal Resistência de folha - Resistência de contato - Capacitância

27 27 Atraso de propagação intrínseco Sem considerar os efeitos parasíticos, qual é o tempo de atraso de uma camada de metal em um processo CMOS? Em outras palavras, como o atraso é comparado à velocidade mais rápida de propagação (luz) no dielétrico? Determinar a velocidade de propagação no meio e conferir o tempo de propagação por unidade de comprimento.

28 28 Atraso de propagação intrínseco Sem considerar os efeitos parasíticos, qual é o tempo de atraso de uma camada de metal em um processo CMOS? Determinar a velocidade de propagação no meio e conferir o tempo de propagação por unidade de comprimento. 6.7 ps/mm < 28 ps/mm  efeitos parasíticos não podem ser desprezados! Utilizando o SiO 2 como dielétrico com constante dielétrica ~4.

29 29 Capacitância parasítica entre metal2 e metal1 Veja a tabela do slide 36 Capacitância parasítica entre quadrados de 10x10 com =50nm

30 30 Capacitância parasítica entre metal2 e metal1 No exemplo anterior, qual a variação de tensão no metal1 quando o metal2 varia de 0 a 1V? Capacitância entre o substrato e o metal1? Qual o circuito que reproduz o problema? Conservação de carga  Q = CV Voilá!

31 31 Capacitância parasítica entre metal2 e metal1 No exemplo anterior, qual a variação de tensão no metal1 quando o metal2 varia de 0 a 1V? Capacitância entre o substrato e o metal1 (10x10)(4x10)

32 32 Capacitância parasítica entre metal2 e metal1 No exemplo anterior, qual a variação de tensão no metal1 quando o metal2 varia de 0 a 1V? Capacitância entre o substrato e o metal1 Qual o circuito que reproduz o problema?

33 33 Capacitância parasítica entre metal2 e metal1 No exemplo anterior, qual a variação de tensão no metal1 quando o metal2 varia de 0 a 1V? Capacitância entre o substrato e o metal1 Qual o circuito que reproduz o problema? Substrato

34 34 Capacitância parasítica entre metal2 e metal1 No exemplo anterior, qual a variação de tensão no metal1 quando o metal2 varia de 0 a 1V? Capacitância entre o substrato e o metal1 Qual o circuito que reproduz o problema? Substrato

35 35 Capacitância parasítica entre metal2 e metal1 No exemplo anterior, qual a variação de tensão no metal1 quando o metal2 varia de 0 a 1V? Capacitância entre o substrato e o metal1 Qual o circuito que reproduz o problema? Conservação de carga  Q = CV

36 36 Capacitância parasítica entre metal2 e metal1 Substrato Este fenômeno serve para explicar o funcionamento do MOSFET de porta flutuante responsável pelas memórias não-volátil flash, EPROM e EEPROM. http://en.wikipedia.org/wiki/EPROM

37 37 Limite de corrente Um fator que limita a quantidade de corrente que pode passar pelo metal é devido à eletromigração. Eletromigração – Aumento da resistência devido à corrente. (similar à erosão fluvial.) http://www.tf.uni-kiel.de/matwis/amat/elmat_en/kap_6/advanced/t6_4_2.html - + Sentido da corrente

38 38 Limite de corrente

39 39 Limite de corrente

40 40 Limite de corrente Tipicamente no Alumínio, J AL ~ mA/  m Em geral os metais mais externos são usados para a alimentação do circuito. Metal2 é normalmente duas vezes mais espesso que o metal1, por isso tem uma resistência de folha menor. Metal3 é mais espesso que o metal2 Metal4 é mais espesso que o metal3 …

41 41 Regras de design para o metal Usando a regra CMOSedu! E se utilizássemos a regra DEEP? Reveja aula 7.

42 42 Regra de design Dois quadrados Retângulo Ao desenhar máscaras, esses dois desenhos são equivalentes. Dica: desenhar uma célula de via e salvá-la facilita na hora de fazer o design. Note bem que o programa que estamos usando (Electric VLSI System Design) é baseado em componentes (método de conectividade)! Essas dicas são para programas em que cada uma das camadas (máscaras) têm que ser desenhadas separadamente (método de geometria).

43 43 Resistência de contato Qual a diferença entre os dois? Usaremos neste curso uma resistência de contato de 10  /contato

44 44 Resistência de contato Usaremos neste curso uma resistência de contato de 10  /contato R = 10  R = 2.5 

45 45 Resistência de contato Usaremos neste curso uma resistência de contato de 10  /contato R = 10  R = 2.5  Regra padrão: corrente máxima no contato de 100  A O maior número de vias diminui efeitos de eletromigração (Correntes menores passarão nas vias em paralelo).

46 46 Crosstalk Um sinal propagando em um condutor acopla com o outro condutor. I m – corrente no condutor adjacente; V A – tensão de sinal Pode ser medido aplicando uma tensão degrau em um condutor e medindo a tensão acoplada no outro condutor

47 47 Crosstalk Incluindo a capacitância do substrato com os metais:  V é a tensão no condutor adjacente e C 1,sub é a capacitância entre o condutor adjacente e o substrato Esse resultado é obtido analisando duas capacitâncias em série: VAVA VBVB Substrato FOX isolante Q 1 = C m (V A -V B ) Q 2 = C 1,sub (V b -0) Q 2 = Q 1  V é a tensão de ruído acoplada no condutor adjacente. Onde V B =  V

48 48 Crosstalk As linhas metálicas também possuem uma indutância mútua, como se existisse um transformador entre os dois condutores. Indutância mútua: I A é a corrente injetada que varia no tempo (sinal de entrada), V m é a tensão induzida (sinal de saída) e L m é a indutância mútua. O crosstalk pode ser reduzido se aumentarmos a distância dos condutores!

49 49 Ground bounce - DC Se o circuito exige uma corrente DC de 50mA, a DDP no circuito não é mais o valor ideal de 1V! Este problema pode ser resolvido aumentando a espessura do condutor (reduzindo sua resistência). Note que VDD e o terra não têm valores fixos, eles dependem de como o circuito é desenhado.

50 50 Ground bounce - AC Este capacitor deve ser inserido externamente ao circuito entre os pinos VDD e terra do CI. É muito comum em CMOS circuitos com baixíssima dissipação (baixo consumo de corrente), ex. Calculadora de alimentação solar. Nestes casos, o problema do slide anterior não é crítico. Mas e se, num curto período, a corrente vai a 50  A? Podemos adicionar um capacitor decoupling que mantém a DDP do circuito.

51 51 Exemplo dQ = I dt O valor do capacitor é razoavelmente alto.

52 52 Exemplo 270 pF não é um valor de capacitância que pode ser feita facilmente. Se o circuito está rodando a 500MHz (período de 2ns), Corrente alta para a saída de um CI

53 53 Conclusões A largura do metal é um ponto importante na hora de desenhar um circuito, evitando ao máximo o efeito de ground bounce. O número de vias interconectando camadas reduz a resistência de contato. A proximidade dos condutores também afeta o circuito de uma maneira indesejada. Devemos sempre ter em mente esses pontos. Não podemos ignorar os efeitos parasíticos se queremos projetar um circuito que funcione de acordo com as especificações.