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PublicouLuana Cabreira Beltrão Alterado mais de 8 anos atrás
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11 Microeletrônica Germano Maioli Penello http://www.lee.eng.uerj.br/~germano/Microeletronica%20_%202015-1.html Sala 5145 (sala 17 do laboratorio de engenharia elétrica) Aula 18
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Modelos para projetos digitais 2 Após ver alguns detalhes da fabricação dos MOSFETs, agora veremos modelos que utilizaremos em designs digitais De uma forma simples, o MOSFET é analisado em projetos digitais como uma chave logicamente controlada.
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Modelo de MOSFET digital Resistência de chaveamento efetiva 3 Modelo inicial para um MOSFET chaveando Limitação desse modelo: Consideração feita que o tempo de subida e de descida é zero. O ponto que define a chave aberta e fechada é bem definido. Usado para cálculo a mão, apresentam resultados dentro de um fator de dois do resultado obtido por simulação ou pela experiência.
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Modelo de MOSFET digital Resistência de chaveamento efetiva 4 NMOS de canal curto (fator de escala de 50 nm e VDD =1V) PMOS de canal longo (fator de escala de 1 m) NMOS de canal longo (fator de escala de 1 m e VDD = 5V) PMOS de canal longo (fator de escala de 1 m e VDD = 5V) mobilidade elétron é maior que a do buraco
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Modelo de MOSFET digital Efeitos Capacitivos 5 Adicionando efeitos das capacitâncias no modelo Cox é a capacitância na região de triodo (superestimado para facilitar as contas à mão – cálculo melhor é feito com simulações) Capacitância é vista como 2(C ox /2) = C ox
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Modelo de MOSFET digital Efeitos Capacitivos 6 Adicionando efeitos das capacitâncias no modelo Modelo melhorado
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Modelo de MOSFET digital Resumo 7
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Tempo de transição e de atraso 8 Relembrando
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Tempo de transição e de atraso 9 Tempo de subida - t r Tempo de descida- t f Tempo de subida da saída- t LH Tempo de descida da saída- t HL Tempo de atraso low to high - t PLH Tempo de atraso high to low - t PHL
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Tempo de transição e de atraso 10 No nosso modelo digital: Ctot = capacitância total entre o dreno e o terra. Modelo simplificado para ser usado no cálculo a mão apenas! Tempo de descida da saída- t HL Tempo de atraso high to low - t PHL
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Descarga Carga Exemplo 11 Canal longo Canal curto
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Exemplo 12 Descarga Carga Canal longo Canal curto Canal longo Canal curto
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Projeto digital 13 Por que NMOS e PMOS têm tamanhos diferentes? Casamento da resistência de chaveamento efetiva
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MOSFET pass gate 14 NMOS é bom para passar sinal lógico 0 NMOS não é bom para passar sinal lógico 1
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MOSFET pass gate 15 NMOS é bom para passar sinal lógico 0 NMOS não é bom para passar sinal lógico 1
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MOSFET pass gate 16 PMOS não é bom para passar sinal lógico 0 PMOS é bom para passar sinal lógico 1 Em uma análise complementar, observamos que
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Atraso num pass gate 17 Exemplo:
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Atraso num pass gate 18 Valor calculado diferente do medido (simulado)! Cálculo manual fornece resultados aproximados e ajuda a indicar o local da limitação de velocidade num circuito digital, mas não fornece um resultado exato!
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Transmission gate 19 Acoplar um NMOS e um PMOS Desvantagens: Aumento de área utilizada no leiaute Dois sinais de controle Tempo de atraso diminui
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Inversor CMOS 20 Bloco de construção fundamental para a circuitos digitais A dissipação de potência estática do inversor é praticamente zero! O NMOS e o PMOS podem ser projetados para ter as mesmas características O gatilho de chaveamento lógico pode ser alterado com o tamanho dos MOSFETs
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Inversor CMOS 21 Características DC Característica de transferência de tensão Pontos A e B definidos pela inclinação da reta igual a -1 V entrada < V IL estado lógico 0 na entrada V entrada > V IH estado lógico 1 na entrada V IL < V entrada < V IH não tem estado lógico definido Situação ideal V IH - V IL = 0
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Inversor CMOS 22 Características DC VTC - Característica de transferência de tensão Importante – Se o sinal não varre totalmente os limites inferiores e superiores da tensão uma corrente significativa passa pelo inversor! (potência dissipada!) O mesmo fenômeno é significativo se o transistor chaveia lentamente.
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Inversor CMOS 23 Ruído Os limites de ruído indicam quão bem o inversor opera em condições ruidosas. Se Caso ideal:
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Inversor CMOS 24 Ponto de chaveamento do inversor (V SP ) Os dois transistores estão na região de saturação e a mesma corrente passa por eles
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Inversor CMOS 25 Limite de ruído e VTC ideais Limites de ruídos iguais garante melhor performance Nesta situação idealizada, os MOSFETs nunca estão ligados em um mesmo instante
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Exemplo 26 Se n / p = 1, temos VSP = VDD/2 Desenhando MOSFETs com mesmo L Mesmo resultado eu obtivemos para fazer Num MOSFET de canal longo
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Características de chaveamento 27 Utilizando o modelo digital que havíamos criado na última aula ATENÇÃO! O desenho mostra as duas chaves abertas, mas isto não é possível de acontecer! Vamos examinar as capacitâncias e resistências parasíticas do inversor
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Características de chaveamento 28 Vamos examinar as capacitâncias e resistências parasíticas do inversor
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Características de chaveamento 29 Vamos examinar as capacitâncias e resistências parasíticas do inversor
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Características de chaveamento 30 Vamos examinar as capacitâncias e resistências parasíticas do inversor
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Características de chaveamento 31 Vamos examinar as capacitâncias e resistências parasíticas do inversor
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Características de chaveamento 32 Vamos examinar as capacitâncias e resistências parasíticas do inversor Tempos de atraso
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Características de chaveamento 33 Vamos examinar as capacitâncias e resistências parasíticas do inversor Tempos de atraso Se o inversor estiver conectado a uma carga capacitiva:
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Exemplo 34
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Exemplo 35 A simulação não dá exatamente o mesmo resultado! (~20ps) Fazer com que Rp = Rn faz com que a capacitância de entrada aumente!
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Exemplo 36
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Exemplo 37 Simulação
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Ring oscillator 38 Vimos que existe um atraso na propagação de sinal em uma porta inversora. O que acontece se ligarmos um número impar de portas inversoras em sequência e alimentarmos a saída da última na entrada da primeira?
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Ring oscillator 39 Vimos que existe um atraso na propagação de sinal em uma porta inversora. O que acontece se ligarmos um número impar de portas inversoras em sequência e alimentarmos a saída da última na entrada da primeira? Frequência de oscilação Onde n é o número impar de inversoras. Cada inversor chaveia duas vezes durante um período de oscilação. Tempo de chaveamento de um inversor = t PHL + t PLH
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Ring oscillator 40 Vimos que existe um atraso na propagação de sinal em uma porta inversora. O que acontece se ligarmos um número impar de portas inversoras em sequência e alimentarmos a saída da última na entrada da primeira? O ring oscillator é normalmente utilizado para indicar a velocidade de um processo
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Ring oscillator 41 Qual a capacitância total de inversores idênticos acoplados?
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Ring oscillator 42 Qual a capacitância total de inversores idênticos acoplados?
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Ring oscillator 43 Qual a capacitância total de inversores idênticos acoplados? Com: Desta maneira:
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Ring oscillator 44 Aplicações Gerador de números aleatórios por hardware https://en.wikipedia.org/wiki/Hardware_random_number_generator Oscilador controlado por tensão https://en.wikipedia.org/wiki/Voltage-controlled_oscillator
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Inversor 45 Dissipação de potência dinâmica Cada vez que o inversor muda de estado, os capacitores (de carga somado com as capacitâncias intrínsecas) devem ser carregados ou descarregados. Aplicando um pulso quadrado de período T e frequência f clk na entrada, a corrente média que o inversor tem que puxar da fonte VDD é
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Inversor 46 Dissipação de potência dinâmica Cada vez que o inversor muda de estado, os capacitores (de carga somado com as capacitâncias intrínsecas) devem ser carregados ou descarregados. Aplicando um pulso quadrado de período T e frequência f clk na entrada, a corrente média que o inversor tem que puxar da fonte VDD é Lembrando que a corrente só é fornecida quando o PMOS está ligado
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Inversor 47 Dissipação de potência dinâmica Aplicando um pulso quadrado de período T e frequência f clk na entrada, a corrente média que o inversor tem que puxar da fonte VDD é A potência total é
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Inversor 48 Dissipação de potência dinâmica A potência total é A potência dissipada depende das capacitâncias, da fonte e da frequência Muito esforço é feito para reduzir esta dissipação! Uma das maiores vantagens do CMOS é a baixa dissipação de potência.
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Inversor 49 Dissipação de potência dinâmica Para caracterizar a velocidade de um processo, o power delay product (PDP) é utilizado: Um processo rápido pode dissipar mais potência e esse produto quantifica as duas características simultaneamente. GaAs tem um atraso de propagação menor mas dissipa mais potência e pode ser comparado com a tecnologia CMOS de 50 nm.
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Exemplo 50
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Exemplo 51
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Exemplo 52 Simulação f ~1.25 GHz
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Exemplo 53 Simulação f ~1.25 GHz P avg = 19.6 W (apenas 1 inversor) PDP = 431x10 -18 J Processo de 50nm
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Trabalho 54 Projetar um oscilador em anel (ring oscillator) de 5 estágios utilizando a porta inversora desenvolvida no projeto anterior. Entrega do trabalho: Dia 13/11/2015 (Ao enviar o trabalho, inclua seu nome no título do arquivo)
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