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Portas Lógicas Concepção de Circuitos Integrados.

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Apresentação em tema: "Portas Lógicas Concepção de Circuitos Integrados."— Transcrição da apresentação:

1 Portas Lógicas Concepção de Circuitos Integrados

2 2 Introdução – Lógica com Chaves Portas Lógicas nMOS Portas Lógicas CMOS Portas Lógicas com Chaves nMOS Portas Lógicas com Chaves nMOS: problema! Portas Lógicas com Chaves CMOS Portas Lógicas: otimização Portas Lógicas nMOS: problema! Tópicos abordados neste capítulo:

3 3 Transistores podem ser vistos como uma chave controlada pelo sinal da grade Uma chave NMOS fecha quando o sinal de controle for VCC (1 lógico) E F A B F = E se A e B E F A B F = E se A ou B Introdução – Lógica com Chaves OBS: o transistor NMOS passa um 0 forte e um 1 fraco um 0 forte e um 1 fraco

4 4 Uma chave PMOS fecha quando o sinal de controle for VSS (0 lógico) E F A B F = E se A e B = A ou B = A + B E F A B F = E se A ou B = A e B = A. B OBS: o transistor PMOS passa um 0 fraco e um 1 forte um 0 fraco e um 1 forte Introdução – Lógica com Chaves

5 5 INVERSOR nMOS Equação: S = E E S Esquema Elétrico nMOS: Transistor N de depleção Transistor N Terra V E Vcc S Esquema Lógico Portas Lógicas nMOS E saída

6 Porta NAND nMOS Equação Lógica: Esquema Lógico : Esquema Elétrico nMOS: S = A. B ABAB S S Vcc Terra A B Portas Lógicas nMOS A B saída

7 7 Portas Lógicas nMOS Porta NOR nMOS Equação : S = A + B Esquema Lógico : ABAB S Esquema Elétrico nMOS: Esquema Elétrico nMOS: S terra A B VCC A B saída

8 8 Portas Lógicas nMOS: problema ! - Consumo de corrente (portanto, potência) elevado. - Custo de produção mais elevado devido ao acréscimo de etapas adicionais no processo de fabricação.

9 9 Portas Lógicas CMOS Circuitos CMOS Estáticos Exceto durante o período de transição, a saída de uma porta CMOS estática Exceto durante o período de transição, a saída de uma porta CMOS estática está ligada a VDD ou VSS (Massa) através de um caminho com baixa resistividade. OBS: Isto faz com que uma porta CMOS estática consuma muito menos que uma porta NMOS. A saída de uma porta CMOS assume sempre o valor da função booleana A saída de uma porta CMOS assume sempre o valor da função booleana implementada pelo circuito (ignorando novamente os efeitos de transição durante o período de chaveamento). O colocado acima difere da classe de circuitos dinâmicos, que baseia-se O colocado acima difere da classe de circuitos dinâmicos, que baseia-se no armazenamento temporário de valores de sinais em capacitâncias de nodos do circuito com alta impedância.

10 10 Portas Lógicas CMOS Circuitos CMOS Estáticos E1E2E3 E1E2E3 VDD VSS S = f (E1,E2,E3) Somente PMOS Somente NMOS pull up pull down As redes PUP (pull up) e PDN (pull down) são duais. De Morgan: A + B = A. B = AND = NAND + INV

11 11 INVERSOR CMOS Equação: S = E E S Esquema Elétrico CMOS: Transistor P Transistor N Terra V V E Vcc S Esquema Lógico Portas Lógicas CMOS

12 12 Porta NAND CMOS Equação Lógica: ABAB Esquema Lógico : Esquema Elétrico: S Vcc Terra A B S = A. B S Portas Lógicas CMOS

13 13 Porta NOR CMOS Equação: S = A + B Esquema Lógico: ABAB S Esquema Elétrico CMOS: S terra A B VCC Portas Lógicas CMOS

14 14 Porta NAND CMOS Portas Lógicas CMOS S terra B VDD A D B A C C D A B CDCD S VDD terra S A BC D

15 15 Portas CMOS Complexas SCCG (Static CMOS Complex Gate) Portas Lógicas CMOS S terra B VCC A D B A C C D S = A + ( B.(C+D)) A B CDCD S Exemplo: A lógica da porta é definida pelos transistores de pull down.

16 16 Portas CMOS Complexas SCCG (Static CMOS Complex Gate) Portas Lógicas CMOS Exercícios: Apresente o esquemático ao nível de transistores para os circuitos abaixo.

17 Concepção de Circuitos Integrados Adapted from … E1 F A B E2 F A B Portas Lógicas com Chaves nMOS RededechavesNMOS E1 E2 A B C D - Transistores N - Sem consumo estático - Vg alto varia em função da lógica - Buffer regenera o sinal G G

18 Concepção de Circuitos Integrados Adapted from … E=5v C=5v CLCLCLCL F E=5v C=5v CLCLCLCL F Mn M1M1M1M1 M2M2M2M2 - VF não consegue atingir 5V, mas 5V -VTn - VF = 3,5 V devido ao efeito de corpo (boddy effect) - Tensão na entrada do inversor não e suficiente para desligar o transistor PMOS - Perda de tensão causa consumo estático de potência e diminui margem de ruído ~ i Portas Lógicas com Chaves nMOS: problema !

19 Concepção de Circuitos Integrados Adapted from … E F C = 5 V C = 0 V CLCLCLCL OBS: o transistor PMOS passa um 0 fraco e um 1 forte o transistor NMOS passa um 0 forte e um 1 fraco o transistor NMOS passa um 0 forte e um 1 fraco Desvantagem: temos que ter C e C C E F Símbolos:CC E F R eq de uma chave CMOS: cerca de 10 K Portas Lógicas com Chaves CMOS

20 Concepção de Circuitos Integrados Adapted from … A S S B VDD S M1M1M1M1 M2M2M2M2 Multiplexador de 2 entradas A B SS S S F F VDD Portas Lógicas com Chaves CMOS

21 Concepção de Circuitos Integrados Adapted from … XNOR e XOR A B Z A B Z B B B M1M1M1M1 M2M2M2M2 M4M4M4M4 M3M3M3M3 A XNOR realizado com portas lógicas XOR realizado com transistores de passagem Portas Lógicas com Chaves CMOS

22 Concepção de Circuitos Integrados Adapted from … Portas Lógicas: otimização Restruturação lógica para redução do fan-in redução do atraso da porta


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