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Circuitos Lógicos e Organização de Computadores Capítulo 3 – Tecnologia de Implementação Ricardo Pannain

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Apresentação em tema: "Circuitos Lógicos e Organização de Computadores Capítulo 3 – Tecnologia de Implementação Ricardo Pannain"— Transcrição da apresentação:

1 Circuitos Lógicos e Organização de Computadores Capítulo 3 – Tecnologia de Implementação Ricardo Pannain

2 Capítulo 3 - Tecnologia de Implementação 2 Tensão relativas aos níveis lógicos Níveis Lógicos 0 – low – baixo Lógica 1 – high – alto Positiva 0 – high – alto Lógica 1 – low – baixo Negativa Valores Típicos: V DD = 5 V ou 3.3 V e V SS = 0 V V1,min = 40% V DD V0,max = 60% V DD Tensão de Threshold (tensão de limiar) – Qualquer tensão acima da Tensão de Threshold define um valor lógico, qualquer tensão abaixo da Tensão de Threshold define um valor lógico.

3 Capítulo 3 - Tecnologia de Implementação 3 Transistor NMOS como uma chave (a) Uma chave controlada por uma entrada x x = "low"x = "high" Gate DrainSource (b) Transistor NMOS Substrate (Body) MOS – Metal Oxide Silicon NMOS – MOS tipo N (canal N – Substrato P) Gate - Porta Source – Fonte Drain - Dreno Susbstrate (body) – substrato Se V G é baixo, não há formação de canal entre fonte e dreno transistor não conduz transistor aberto (turned off) Se V G é alto, há formação de canal entre fonte e dreno transistor conduz transistor fechado (turned on) V D V S (c) Símbolo simplificado de um transistor NMOS V G

4 Capítulo 3 - Tecnologia de Implementação 4 x = "high"x = "low" (a)Uma chave com comportamento oposto ao do slide anterior Gate (b) Transistor PMOS V DD DrainSource Substrate (Body) Transistor PMOS como uma chave PMOS – MOS tipo P (canal P – Substrato N) Gate - Porta Source – Fonte Drain - Dreno Susbstrate (body) – substrato Se V G é baixo, há formação de canal entre fonte e dreno transistor não conduz transistor fechado (turned on) Se V G é alto, não há formação de canal entre fonte e dreno transistor não conduz transistor aberto (turned off) V G V D V S (c) Símbolo simplificado de um transistor PMOS

5 Capítulo 3 - Tecnologia de Implementação 5 Transistores NMOS e PMOS em circuitos lógicos V=VVV SDD V D V G Chave Aberta quando V G =V DD V D Chave fechada quando V G = 0 V V D =V DD (b) Transistor PMOS (a) Transistor NMOS V G V D V S = 0 V Chave fechada quandoV G =V DD V D = 0 V Chave aberta quandoV G = 0 V V D

6 Capítulo 3 - Tecnologia de Implementação 6 xf (c) Símbolos Gráficos xf Uma Porta Inversora – NOT - construída com tecnologia NMOS (b) Diagrama simplificado V x V f V DD R V x V f R + - (a) Diagrama do Circuito 5 V Vf = 0,2 V quando Vx = 5 V O resistor é um limitador de corrente (na prática, outro transistor)

7 Capítulo 3 - Tecnologia de Implementação 7 Porta NAND com tecnologia NMOS V f V DD (a) Circuito (b) Tabela Verdade xx f V x 2 V x 1 (c) Símbolo Gráfico ff x 1 x 2 x 1 x 2

8 Capítulo 3 - Tecnologia de Implementação 8 Porta NOR com tecnologia NMOS

9 Capítulo 3 - Tecnologia de Implementação 9 (c) Símbolos Gráficos (a) Circuito f f (b) Tabela Verdade x 1 x 2 f V f V DD A V x 1 V x 2 x 1 x 2 x 1 x 2 V Porta AND com tecnologia NMOS

10 Capítulo 3 - Tecnologia de Implementação 10 Porta OR com tecnologia NMOS

11 Capítulo 3 - Tecnologia de Implementação 11 Estrutura de uma Porta NMOS

12 Capítulo 3 - Tecnologia de Implementação 12 Estrutura de uma Porta CMOS CMOS – Complementary MOS – resistor referente à porta NOMS é substituído por uma rede Pull-up (PUN) PDN e PUN são duais, se o PDN tiver transistores NMOS em série, PUN terá transistores PMOS em paralelo, e vice-versa.

13 Capítulo 3 - Tecnologia de Implementação 13 (a) Circuito V f V DD V x (b) Tabela verdade e estados dos transistores on off on fx T 1 T 2 T 1 T 2 Estrutura de uma Porta NOT CMOS

14 Capítulo 3 - Tecnologia de Implementação 14 Estrutura de uma Porta NAND CMOS Para f = 1 f = x1x2 = x1 + x2 PUN = 2 transistores PMOS em paralelo Para f = 0 f = x1x2 PDN = 2 transistores NMOS em paralelo

15 Capítulo 3 - Tecnologia de Implementação 15 Estrutura de uma Porta NOR CMOS Para f = 1 f = x1 + x2 = x1. x2 PUN = 2 transistores PMOS em série Para f = 0 f = x1 + x2 PDN = 2 transistores NMOS em paralelo

16 Capítulo 3 - Tecnologia de Implementação 16 Estrutura de uma Porta AND CMOS NAND + NOT

17 Capítulo 3 - Tecnologia de Implementação 17 Estrutura de uma Porta CMOS Exercício 1 Considere a função: f = x1 + x2 x3 Ache o circuito CMOS equivalente Exercício 2 Considere a função: f = x1 + (x2 + x3) x4 Ache o circuito CMOS equivalente

18 Capítulo 3 - Tecnologia de Implementação 18 Estrutura de uma Porta CMOS – Exercício 1 f = x1 + x2 x3 = x1 (x2 + x3)

19 Capítulo 3 - Tecnologia de Implementação 19 Estrutura de uma Porta CMOS – Exercício 2 f = x1 ( x2 x3 + x4)

20 Capítulo 3 - Tecnologia de Implementação 20 Níveis de Tensão em uma Porta Lógica

21 Capítulo 3 - Tecnologia de Implementação 21 Interpretação dos Níveis de Tensão – Lógica Positiva e Negativa (b) Tabela Verdade – Lógica Positiva e Símbolo f x 1 x 2 f x 1 x 2 VVV (a) Níveis de Tensão L H L L H H L H H H H L x 1 x 2 f x 1 x 2 f f x 1 x 2 (c) Tabela Verdade – Lógica Negativa e Símbolo

22 Capítulo 3 - Tecnologia de Implementação 22 (a) Níveis de Tensão L H L L H H L H L L L H V x 1 V x 2 V f (c) Lógica Negativa x 1 x 2 f f x 1 x 2 (b) Lógica Positiva f x 1 x 2 f x 1 x 2 Interpretação dos Níveis de Tensão – Lógica Positiva e Negativa

23 Capítulo 3 - Tecnologia de Implementação 23 Circuito Integrado Padrão – Série 7400 (b) Estrutura de um Circuito Integrado 7404 (a) Encapsulamento Dual-Line – DIP (Dual-Line Package) V DD Gnd

24 Capítulo 3 - Tecnologia de Implementação 24 Implementação de f = x 1 x 2 + x 2 x 3

25 Capítulo 3 - Tecnologia de Implementação 25 Circuito Integrado Buffers tri-states

26 Capítulo 3 - Tecnologia de Implementação 26 Dispositivos Lógicos Programáveis como uma Caixa Preta Porta Lógicas e chaves programáveis Entradas (variáveis lógicas) Saídas (funções lógicas)

27 Capítulo 3 - Tecnologia de Implementação 27 Estrutura geral de uma PLA – Programmable Logic Array f 1 AND plane OR plane Input buffers inverters and P 1 P k f m x 1 x 2 x n x 1 x 1 x n x n Baseado na idéia que as funções lógicas podem ser representadas como uma soma de produtos plano de ANDs e plano de ORs

28 Capítulo 3 - Tecnologia de Implementação 28 Diagrama, em nível de portas lógicas, de uma PLA Exercício – Dizer quais são as respectivas funções f1 e f2.

29 Capítulo 3 - Tecnologia de Implementação 29 Desenho esquemático de uma PLA xxx f 1 P 1 P 2 f Plano OR Plano AND P 3 P 4

30 Capítulo 3 - Tecnologia de Implementação 30 Exemplo de uma PAL – Programmable Array Logic f 1 P 1 P 2 f 2 x 1 x 2 x 3 Plano AND P 3 P 4 PAL – O plano AND é programável e o Plano OR é fixo

31 Capítulo 3 - Tecnologia de Implementação 31 Circuito extra de saída de uma PAL f 1 Para o plano AND DQ Clock Select Enable Flip-flop

32 Capítulo 3 - Tecnologia de Implementação 32 Unidade de Programação de um PLD

33 Capítulo 3 - Tecnologia de Implementação 33 UM PLCC – Plastic-Leaded Chip Carrier com soquete

34 Capítulo 3 - Tecnologia de Implementação 34 Estrutura de CPLD – Complex Programmable Logic Device

35 Capítulo 3 - Tecnologia de Implementação 35 Detalhe de um CPLD

36 Capítulo 3 - Tecnologia de Implementação 36 Encapsulamento de um CPLD e sua programação

37 Capítulo 3 - Tecnologia de Implementação 37 Estrutura de uma FPGA – Field Programmable Gate Array

38 Capítulo 3 - Tecnologia de Implementação 38 FPGA - lookup table (LUT) de duas entradas LUT contém células que armazenam, São usadas para implementar uma função lógica

39 Capítulo 3 - Tecnologia de Implementação 39 FPGA - lookup table (LUT) de três entradas f 0/1 x 2 x 3 x 1

40 Capítulo 3 - Tecnologia de Implementação 40 FPGA - lookup table (LUT) + Flip Flop

41 Capítulo 3 - Tecnologia de Implementação 41 FPGA Programada Exercício: Dê as funções f, f1 e f2

42 Capítulo 3 - Tecnologia de Implementação 42 Duas linhas de um circuito com tecnologia standard-cell chip

43 Capítulo 3 - Tecnologia de Implementação 43 Um gate array - sea-of-gates

44 Capítulo 3 - Tecnologia de Implementação 44 Exemplo de uma função lógica em um gate array


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