Aritmética Aceleração da adição.

Apresentação em tema: "Aritmética Aceleração da adição."— Transcrição da apresentação:

1 Aritmética Aceleração da adição

2 Adição básica (Ripple-carry)
Um circuito full adder (dado em AC1) Soma os bits A e B com o transporte anterior (Cin), dando o resultado da soma (S) e o transporte que sai (Cout)

3 Adição básica (Ripple-carry)
Adicionador Ripple-carry de n bits Problema: Os transportes (Ci’s) têm que se propagar entre os full adders Admitindo que cada full adder impõe um atraso, o tempo necessário para ser feita a soma será proporcional a n

4 Adição básica (Ripple-carry)
Outra maneira de ver PFA PFA – Partial Full Adder

5 Adição básica (Ripple-carry)
Outra maneira de ver Em que: Propagação de carry Geração de carry

6 Adição básica (Ripple-carry)
Para um ripple adder de 4 bits P’s e G’s podem ser calculados em paralelo (ao mesmo tempo) As somas (os S’s) têm que esperar que chegue o Ci respectivo

7 Adição básica (Ripple-carry)
Para um ripple adder de 4 bits Caminho crítico – corresponde ao pior caso na propagação dos sinais Tipicamente é o que atravessa mais portas lógicas

8 Acelerar a adição Genericamente tem-se:

9 Acelerar a adição Com base nessas equações obtém-se:

10 Adicionador Carry Lookahead
Este tipo de adicionador designa-se por carry lookahead adder (CLA) Repare no atraso associado à propagação do carry neste caso corresponde ao de 2 portas lógicas E se quisesse construir um CLA de 8 bits ? Problema com o desenho anterior: para calcular carrys de ordem elevada (e.g. C7) precisaria de portas lógicas com muitas entradas... ...difícil de implementar na prática Uma abordagem mais realista seria usar portas com 2 entradas

11 Adicionador Carry Lookahead

12 Adicionador Carry Lookahead
O caminho crítico está representado a vermelho

13 Adicionador Carry Lookahead
Caminho crítico num CLA de 8 bits.

14 Adicionador Carry Lookahead
Comparação entre os adicionadores: (supondo que apenas são utilizadas portas lógicas com 2 entradas) Nº de bits Ripple-carry CLA Tempo Nº de portas 4 9tPD 20 7tPD 29 8 17tPD 40 11tPD 61 16 33tPD 80 15tPD 125 32 65tPD 160 19tPD 253 64 129tPD 320 23tPD 509 128 257tPD 640 27tPD 1021 tPD – atraso de uma porta lógica (supondo que todas impõem o mesmo atraso)

15 Outros adicionadores Carry select adder Carry skip adder
A ideia consiste em preparar somas parciais para ambas as hipóteses de carry in O carry out do bloco anterior irá seleccionar qual dos 2 resultados é válido Carry skip adder Composto por vários blocos onde são calculados os P’s, mas não os G’s Os P’s são utilizados para propagar o carry ao bloco seguinte

16 Outros adicionadores Carry select adder (8 bits)

17 Outros adicionadores Carry skip adder (16 bits)

18 Síntese Evolução do tempo necessário para fazer uma soma de dois números representados com n bits Adicionador Tempo Ripple O(n) Carry lookahead O(log2 n) Carry skip O(√n) Carry select n – número de bits O(x) – significa “evolui proporcionalmente com a grandeza x”

19 Síntese

20 Síntese

21 Pipelines

22 Introdução Arquitectura com unidade de controlo uniciclo

23 Introdução A mesma ideia, posta de uma forma diferente...

24 Introdução Fetch Descodificação Execução Acesso à memória Write back

25 Introdução Por cada instrução tem-se a sequência
Fetch (IF) – ler a instrução localizada no endereço dado por PC Descodificação (ID) – obter o opcode e operandos; ler os registos fonte Execução (EXE) – operações na ALU e controlo dos saltos Memória (MEM) – aceder à memória para escrever ou ler dados Write-back (WB) – escrever o resultado no registo de destino

26 Funcionamento em pipeline
Estrutura de um pipeline Separam-se as várias etapas por registos (buffers) E sincronizam-se esses registos com um sinal de relógio comum… Obtém-se um pipeline

27 Funcionamento em pipeline
Com mais detalhe...

28 Funcionamento em pipeline
Ideia semelhante a uma linha de montagem: Por cada impulso de relógio é realizada uma etapa de uma instrução Se o pipeline tem N etapas, então N instruções podem estar simultaneamente dentro do pipeline Uma instrução em cada etapa Inst. i Inst. i+1 Inst. i+2 Inst. i+3 Inst. i+4

29 Funcionamento em pipeline
Ilustração do funcionamento Inst. 1 Inst. 2 Inst. 3 Inst. 4 Inst. 5 Inst. 6 … Programa a correr

30 Funcionamento em pipeline
Ilustração do funcionamento Inst. 1 Inst. 2 Inst. 3 Inst. 4 Inst. 5 Inst. 6 … Programa a correr Inst. 1

31 Funcionamento em pipeline
Ilustração do funcionamento Inst. 1 Inst. 2 Inst. 3 Inst. 4 Inst. 5 Inst. 6 … Programa a correr Inst. 2 Inst. 1

32 Funcionamento em pipeline
Ilustração do funcionamento Inst. 1 Inst. 2 Inst. 3 Inst. 4 Inst. 5 Inst. 6 … Programa a correr Inst. 3 Inst. 2 Inst. 1

33 Funcionamento em pipeline
Ilustração do funcionamento Inst. 1 Inst. 2 Inst. 3 Inst. 4 Inst. 5 Inst. 6 … Programa a correr Inst. 4 Inst. 3 Inst. 2 Inst. 1

34 Funcionamento em pipeline
Ilustração do funcionamento Inst. 1 Inst. 2 Inst. 3 Inst. 4 Inst. 5 Inst. 6 … Programa a correr Inst. 5 Inst. 4 Inst. 3 Inst. 2 Inst. 1

35 Funcionamento em pipeline
Ilustração do funcionamento Inst. 1 Inst. 2 Inst. 3 Inst. 4 Inst. 5 Inst. 6 … Programa a correr Inst. 6 Inst. 5 Inst. 4 Inst. 3 Inst. 2

36 Funcionamento em pipeline
Outra maneira de ver.. Ciclos de relógio 1º 2º 3º 4º 5º 6º 7º 8º 9º 10º 11º inst 1 IF ID EXE MEM WB inst 2 inst 3 inst 4 inst 5 inst 6 ... .... Por exemplo, no 5º ciclo de relógio, a instrução 1 está na fase WB, a instrução 2 na fase MEM, a instrução 3 na fase EXE, a inst. 4 está na fase ID e a inst. 5 na fase IF.

37 Desempenho ideal Em condições ideais
O pipeline está “equilibrado” todas as etapas demoram o mesmo tempo O pipeline encontra-se sempre cheio tem-se sempre uma instrução em cada etapa Ganho (ideal) face a uma versão sem pipeline:

38 Conflitos Mas num pipeline nem tudo são rosas...
Existem situações em que Instruções em fases diferentes tentam aceder ao mesmo recurso (e.g. à memória) O resultado de uma instrução depende de outra que ainda não terminou a execução Essas situações designam-se por conflitos (ou pipeline hazards) A existência de conflitos reduzem significativamente o ganho de um pipeline...

39 Conflitos Tipos de conflitos
Conflitos de dados ocorrem quando existem dependências de dados entre instruções que se encontram dentro do pipeline Conflitos estruturais ocorrem quando duas instruções em fases diferentes tentam aceder ao mesmo recurso Conflitos de controlo ocorrem em instruções de salto, quando o salto depende de um resultado que ainda não foi calculado

40 Conflitos de dados Conflito RAW (Read after Write)
Para ilustrar a ocorrência destes conflitos vamos considerar que temos duas instruções: instrução 1 e instrução 2 A instrução 2 vai ser executada depois da instrução 1 Vamos supor que a instrução 2 lê dados que são o resultado da instrução 1 – existe uma dependência entre as instruções O conflito ocorre se a instrução 2 tentar ler os dados antes da instrução 1 os ter escrito A instrução 2 iria ler um valor desactualizado... Exemplo: ... inst. 1: ADD R0, R1, R2 # R0 ← R1 + R2 inst. 2: SUB R5, R0, R4 # R5 ← R0 – R4

41 Conflitos de dados Conflito RAW (cont.) CONFLITO !
k k+1 k+2 k+3 k+4 k+5 k+6 k+7 ... ADD R0, R1, R2 IF ID EXE MEM WB SUB R5, R0, R4 CONFLITO ! A instrução SUB está a utilizar o valor de R0 antes de tempo, pois a instrução ADD ainda não escreveu o resultado (Write-back)...

42 Conflitos de dados Resolução básica de conflitos Detecta-se o conflito
Introduzem-se bolhas no pipeline Uma bolha é basicamente uma palavra de controlo que manda “não fazer nada” (nop) Cada bolha faz com que seja desperdiçado um ciclo de relógio Contudo existem alternativas mais eficientes para resolver cada tipo de conflito Inserir bolhas, só mesmo se não houver uma alternativa...

43 Conflitos de dados Para o caso anterior, resolve-se o conflito introduzindo 2 bolhas após detectado o conflito O conflito pode ser detectado quando é feita a descodificação do SUB Depois atrasa-se o SUB dois ciclos, de forma a dar tempo para fazer o WB do ADD k k+1 k+2 k+3 k+4 k+5 k+6 k+7 ... ADD R0, R1, R2 IF ID EXE MEM WB SUB R5, R0, R4 B … Conflito detectado Conflito resolvido

44 Conflitos de dados Outra maneira de ver o problema: SUB R5,R0,R4
ADD R0,R1,R2 …

45 Conflitos de dados Outra maneira de ver o problema: … SUB R5,R0,R4
ADD R0,R1,R2 …

46 Conflitos de dados Outra maneira de ver o problema: B … SUB R5,R0,R4
ADD R0,R1,R2 …

47 Conflitos de dados Outra maneira de ver o problema: B B … SUB R5,R0,R4
ADD R0,R1,R2

48 Conflitos de dados Outra maneira de ver o problema: B B … …
SUB R5,R0,R4

49 Conflitos de dados Resolução mais eficiente de conflitos RAW
Utiliza-se uma técnica chamada forwarding A ideia consiste em disponibilizar resultados nas entradas da unidade funcional (fase EXE)… …ainda antes de ser feito o write-back Quando são detectados conflitos, utilizam-se esses resultados em vez do que foi lido dos registos

50 Conflitos de dados Utilização de forwarding

51 Conflitos de dados Outros conflitos de dados
Conflito WAW (Write after Write) Ambas as instruções são de escrita e o resultado vai ser escrito no mesmo local O conflito ocorre quando se a instrução 2 tentar escrever antes da instrução 1 Conflito WAR (Write after Read) A instrução 1 lê dados do local onde a instrução 2 escreve O conflito ocorre se a instrução 2 tentar escrever antes da instrução 1 ler Ocorrem em pipelines mais complexos, com várias fases onde podem ser feitas leituras e escritas e nos registos

52 Conflitos estruturais
Duas (ou mais) instruções tentam aceder simultaneamente ao mesmo recurso Situação típica: Quando se usa uma única memória para dados e programa, não se pode fazer o fetch (IF) ao mesmo tempo que uma instrução acede à memória para ler/escrever dados Situações menos típicas Tentar escrever no mesmo registo em simultâneo (só ocorre em processadores com mais do que uma fase de write-back) Tentar ler ou escrever dados em simultâneo na mesma memória (só ocorre em processadores com mais do que uma fase de acesso à memória)

53 Conflitos estruturais
Exemplo de um conflito estrutural k k+1 k+2 k+3 k+4 k+5 k+6 k+7 ... LOAD R1, a IF ID EXE MEM WB ADD R3,R4,R5 SUB R6,R6,R7 XOR R1,R4,R5 CONFLITO ! Não pode ser feito o fetch ao mesmo tempo que se acede à memória para ler dados (o LOAD)...

54 Conflitos estruturais
Resolução do conflito Introdução de uma bolha antes do fetch... k k+1 k+2 k+3 k+4 k+5 k+6 k+7 k+8 ... LOAD R1, a IF ID EXE MEM WB ADD R3,R4,R5 SUB R6,R6,R7 XOR R1,R4,R5 B Conflito resolvido

55 Conflitos estruturais
Resoluções mais eficientes Memórias de dados e de instruções separadas Tipicamente este esquema é implementado usando uma memória cache para dados e outra para instruções Instruction pre-fetching É feito antecipadamente o fetch de várias instruções, que ficam guardadas numa memória interna (buffer de instruções) Quando o buffer fica vazio vão-se buscar mais instruções à memória.

56 Conflitos de controlo Ocorrem quando aparecem saltos
Saltos incondicionais O processador só fica a saber que é uma instrução de salto na fase ID (descodificação)... ... mas nessa altura a instrução na posição que se segue à de salto já se encontra na fase IF (fetch) Saltos condicionais Para além do que acontece com os saltos incondicionais, não se sabe antecipadamente se vai ou não ocorrer o salto Tipicamente só se sabe a ocorrência (ou não) do salto após a verificação da condição do salto (tipicamente associada à fase EXE)

57 Só aqui se sabe que é um salto...
Conflitos de controlo Só aqui se sabe que é um salto... Nos saltos condicionais, só aqui se sabe se o salto vai ser tomado ou não...

58 Conflitos de controlo Exemplo (salto incondicional) ...
LBL1: ADD R1, R4, R5 STORE a, R1 JUMP LBL1 LBL2: LOAD R1, a

59 Conflitos de controlo Ilustração do problema (salto incondicional):
k k+1 k+2 k+3 k+4 k+5 k+6 k+7 k+8 k+9 ... JUMP LBL1 IF ID EXE MEM WB LOAD R1, a B ADD R1, R4, R5 Perde-se 1 ciclo, pois é feito um fetch inútil da instrução que se segue à de salto

60 Conflitos de controlo Exemplo (salto condicional) ... DEC R1, R1
JZER END ADD R0, R1, R2 STORE a, R0 END: LOAD R1, a Umas vezes há salto, outras não...

61 Conflitos de controlo supondo que o salto ocorre:
k k+1 k+2 k+3 k+4 k+5 k+6 k+7 k+8 k+9 ... DEC R1, R1 IF ID EXE MEM WB JZER END ADD R0, R1, R2 B STORE a, R4 LOAD R1, a Perdem-se 2 ciclos, pois só se irá actualizar o valor de PC depois do salto concluir a fase EXE (só aí se sabe que o salto se vai verificar ou não)...

62 Conflitos de controlo Minorar a introdução de bolhas: Previsão de saltos (branch prediction) Previsão estática Assume-se que o salto é sempre tomado (predict-taken) Ou se assume que o salto nunca é tomado (predict-not-taken) Previsão dinâmica A previsão depende do que se passou em saltos anteriores Muito usada actualmente Nos casos em que a previsão está errada vão-se perder ciclos de processamento A anular o efeito das instruções que entretanto entraram