Ferramentas Computacionais de Auxílio ao Teste de CIs: Fundamentos Marcelo Lubaszewski Universidade Federal do Rio Grande do Sul Departamento de Engenharia.

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1 Ferramentas Computacionais de Auxílio ao Teste de CIs: Fundamentos Marcelo Lubaszewski Universidade Federal do Rio Grande do Sul Departamento de Engenharia Elétrica e Instituto de Informática Porto Alegre - RS – Brasil e-mail: luba@ece.ufrgs.br

2 Projeto de Circuitos Integrados Definição de requisitos Escrita de código Síntese e Verificação Fabricação Teste de Produção CI para o usuário Necessidades do usuário Planejamento do Teste

3 Projeto de Circuitos Integrados Definição de requisitos Escrita de código Síntese e Verificação Fabricação Teste de Produção CI para o usuário Necessidades do usuário Planejamento do Teste

4 Sumário  Introdução  Projeto Visando o Teste  Conclusões  Métodos de Teste  Tendências

5 Verificação vs. Teste Verifica correção do projeto Através de simulação, emulação do HW ou métodos formais Executada uma vez ANTES da produção Qualidade do projeto Verifica correção do hardware manufaturado Duas etapas: 1. Geração de testes: software executado uma vez durante o projeto 2. Aplicação de testes: testes elétricos aplicados ao HW Aplicação do teste é feita em TODOS os dispositivos APÓS a fabricação Qualidade do dispositivo físico VerificaçãoTeste

6 Conceito de Teste

7 testador

8 Custos de Teste Custo Total de Produção –fabricação + encapsulamento + montagem + teste Fabricação + encapsulamento + montagem –Custo por chip está diminuindo Teste –Custo está AUMENTANDO Custo de Teste –Equipamento de teste, documentação, pessoal

9 Exemplo Testador de última geração –0.5-1.0GHz, suporte para analógicos,1.024 pinos –Valor de compra: $1.2M + 1.024 x $3.000 = $4.272M Manutenção (depreciação linear em 5 anos) –= Depreciação + manutenção + operação –= $0.854M + $0.085M + $0.5M –= $1.439M/ano Custo do Testador (operação 24 horas) –= $1.439M/(365 x 24 x 3.600) –= 4.5 centavos/segundo

10 Custo por Chip Custo do Testador = 4.5 centavos/segundo ASIC precisa de 6 segundos para ser testado Custo de teste do ASIC = 27 centavos, custo total = 100*27 centavos Se rendimento = 65% (bons CIs pagam pelo falhos) Apenas 65 arcam com os custos => 2700/65 Custo de teste do ASIC = 41.5 centavos –41% de um CI de $1.00 –8% de um CI de $5.00 Para um processador: 30s x 4.5 = $1.35 => $2.07 –50% de um CI de $5.00 (Texas)

11 Regra de 10 para o Teste Circuito Placa Sistema Campo 1 10 100 1000 Custo/falha ($)

12 Circuitos atuais mais complexos mais rápidos mais densos menor tempo de projeto baixo custo Ferramentas computacionais de auxílio ao teste tornam-se essenciais!!

13 Sumário  Métodos de Teste  Projeto Visando o Teste  Conclusões  Tendências  Defeitos, Falhas e Erros  Tipos de Teste  Modelo de Falhas  Simulação de Falhas  Geração de Testes  Introdução

14 Defeitos, Falhas e Erros Defeito –Imperfeições no dispositivo físico –Pode ou não causar uma falha no sistema Falha –representação do defeito em um nível lógico/elétrico Erro –Manifestação da falha –Funcionamento incorreto do circuito Defeito  Falha  Erro

15 Exemplo Defeito: curto com GND Falha: sinal b permanentemente com valor lógico 0 Erro: z apresenta um valor errado se a = b = 1 a b 1 1 z 0 1 0

16 Exemplo Defeito: curto com GND Falha: sinal b permanentemente co valor lógico 0 Erro: z apresenta um valor errado se a = b = 1 Se a = 0, falha existe mas o erro não se apresenta a b 1 1 z 0 1 0

17 Comportamento funcional correto? Teste funcional De acordo com as especificações? Implementação física espelha esquemático? Teste estrutural Detecta problemas de desempenho (at-speed) Medida da eficiência do teste Baseado em falhas Tipos de Teste - Como

18 Modelo de Falhas Defeitos reais –normalmente mecânicos –numerosos, mas podem levar à mesma falha Um modelo de falhas identifica alvos para o teste –Modela as falhas mais prováveis Limita o escopo da geração de testes –Testes são gerados apenas para as falhas modeladas

19 Portas coladas em 1 ou 0 (stuck-at) Transistores nunca ou sempre conduzindo (stuck-open, stuck-on) Portas com atraso de subida (slow-to-rise) ou descida (slow-to-fall) Curto-circuito entre fios (bridging) Instruções que não executam corretamente Endereços decodificados incorretamente Teste Funcional Teste Estrutural Modelos de Falhas

20 Modelo de Falha Simples Stuck-at Apenas um sinal tem falha O sinal está permanentemente com o valor 0 ou 1 Exemplo: porta NAND tem 3 locais passíveis de falha ( ) e 6 possíveis falhas simples stuck-at a b 1 1 z falha s-a-0, falha s-a-1

21 Modelo de Falha Simples Stuck-at Apenas um sinal tem falha O sinal está permanentemente com o valor 0 ou 1 Exemplo: porta NAND tem 3 locais passíveis de falha ( ) e 6 possíveis falhas simples stuck-at 1 1 a b z 1 (0) 1 Circuito com falha Circuito bom s-a-0 Vetor de teste para a falha a s-a-0

22 Estímulo de entrada Descrição do circuito Lista de falhas Modelo de falhas Injeção de falhas redução da lista Simulador Comparação das simulações do circuito com e sem falhas Simulação de Falhas

23 Trivial (todos 2 n estímulos são gerados) Tempo de aplicação longo Exaustivo Cálculo dos estímulos segundo o modelo Tempo de aplicação curto Determinístico Geração aleatória de estímulos Tempo de aplicação intermediário Pseudo-aleatório Geração de Testes

24 Geração Exaustiva vs. Determinística Exaustivo gera todas as combinações de entradas 129 entradas => 2 129 = 680.564.733.841.876.926.926.749.214.86 3.536.422.912 vetores Testador de 1 GHz levaria 2.15 x 10 22 anos

25 Analisando o Circuito Soma Carry out

26 Teste estrutural: –Somador de 64 bits –Para cada bit, 27 falhas possíveis –Pior caso: (64+64+1) x 27 = 3483 testes (1 por falha) –Levaria 0.000003483 segundos no testador de 1 GHz Geração Exaustiva vs. Determinística

27 Teste estrutural: –Somador de 64 bits –Para cada bit, 27 falhas possíveis –Pior caso: (64+64+1) x 27 = 3483 testes (1 por falha) –Levaria 0.000003483 segundos no testador de 1 GHz Geração Exaustiva vs. Determinística Teste exaustivo do processador Intel 8080 levaria 10 20 anos em um testador capaz de realizar 1 Milhão de testes por segundo!

28 1Sensibiliza a falha (ativação) 2Propaga a falha 3Justifica os sinais Geração Determinística

29 Geração por Sensibilização de Caminhos Falha l s-a-v (linha l colada em v) Ativação –faça l = v Propagação –Encontre um caminho de l até uma saída primária que não anule a falha Justificação –Defina as entradas primárias de forma a garantir a ativação e a propagação

30 Valores Lógicos Compostos Indica, ao mesmo tempo, o valor do circuito com e sem falhas v/v f = original/falho Símbolos D and D (Roth, 1966) D = 1/0 D = 0/1 0 = 0/0 1 = 1/1

31 Operações com Valores Compostos D + 0 = 0/1 + 0/0 = 0/1 = D

32 1 Ativação Algoritmo D

33 1 Ativação D Algoritmo D

34  Propagação: caminho f – h – k – L 1 D D D D 0 1 1 Algoritmo D

35  Propagação: caminho f – h – k – L 1 D D D D 0 1 1 Algoritmo D

36  Justificação: caminho f – h – k – L bloqueado em j  Impossível justificar o valor 1 no sinal i 1 0 D D 1 1 1 D D D Algoritmo D

37 1 D’ D D 1 1 D D 1 1 1 Algoritmo D  Justificação: caminho f – h – k – L bloqueado em j  Impossível justificar o valor 1 no sinal i

38  Backtracking! 1 D’ D D 1 1 D D 1 1 1 X X X X X X X X Algoritmo D

39  Nova propagação por outro caminho: g – i – j – k – L 0 D D D 1 D D 1 1 D Algoritmo D

40  Propagação: caminho g – i – j – k – L 0 D D D 1 D D 1 1 D Algoritmo D

41 0 D D D 1 D D 1 0 1 D  Justificação: caminho g – i – j – k – L

42 Geração de um novo estímulo de teste Descrição do circuito Lista de falhas Simulação de falhas Retirada das falhas detectadas Falhas não detectadas? SIM Conjunto final de estímulos de teste NÃO Geração de Teste

43 Sumário  Introdução  Projeto Visando o Teste  Conclusões  Tendências  Métodos de Teste  Circuitos facilmente testáveis

44 Cobertura de falhas X tempo de teste Re-projeto de partes do circuito Circuitos facilmente testáveis Auto-teste integrado Projeto Visando o Teste

45 Maior acessibilidade: Caminho serial de varredura de dados de teste Maior controle de nodos internos de difícil acesso Scan Path: Maior observabilidade do comportamento nas saídas Circuitos Facilmente Testáveis

46 Bloco Combinacional Bloco de Memorização Entradas primárias Saídas primárias Circuito Seqüencial

47 Bloco Combinacional Bloco de Memorização Entradas primárias Saídas primárias Circuito Seqüencial com Scan Total scan-in shift scan-out

48 Bloco Combinacional Bloco de Memorização Entradas primárias Saídas primárias Circuito Seqüencial com Scan Parcial scan-in shift scan-out

49 Sumário  Introdução  Projeto Visando o Teste  Tendências  Conclusões  Métodos de Teste

50 Exploração do espaço de projeto do teste: pequenas seqüências com grande cobertura de falhas pequenas seqüências com grande cobertura de falhas Ferramentas para preparação do teste Menor custo de preparação e aplicação Menor tempo de planejamento do teste Ferramentas para o projeto visando o teste Síntese automática de estruturas de teste Avaliação realista de penalidades (área, desempenho) Conclusões Viabilizam o teste de circuitos complexos Integração com ferramentas para preparação

51 Sumário  Introdução  Projeto Visando o Teste  Conclusões  Tendências  Métodos de Teste

52 Maior densidade Projeto Maiores freqüências de operação Projeto visando o teste (inserção de TAMs, wrappers, etc) Extensão dos modelos de falhas existentes Teste concorrente: códigos detetores/corretores de erros Ferramentas de Auxílio ao Teste Tendências Garantia de operação perante falhas transientes