Projeto de ASIC Digital Apresentação e Introdução

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1 Projeto de ASIC Digital Apresentação e Introdução

2 Conteúdos do Curso Introdução à integração de sistemas em CIs
Automação: Níveis de especificação e abstração Fluxo e Etapas de Projeto (de VHDL ao CHIP) Metodologias e Estilos de leiaute : full custom, standard cell, cell arrays, lógica programável pelo usuário Ferramentas para a síntese física particionamento, posicionamento, roteamento, sintese de células, dimensionamento Estruturas regulares RAM, ROM, PLA, Partes Operativas Ferramentas de Síntese Lógica e de Alto-Nível

3 Conteúdo da Aula 01 Tipos de Circuitos Integrados
Evolução da Integração Características das Interconexões Objetivos para Otimização Diagrama Y Ações de Projeto Etapas ou Níveis de Projeto

4 Tipos de Circuitos Integrados
General Pourpose Circuitos de Propósito Geral Servem para diversas aplicações finais Microprocessador, memória, microcontrolador, Processador DSP, circuitos de prateleira, circuitos de catálogo ASICs Circuitos Integrados para Aplicações Específicas Dedicados a um produto de consumo, funções específicas, lógica de cola

5 Evolução da Integração
Evolução de circuitos integrados Necessidade de Automação Ferramentas de Automação de Projeto Roteamento de Circuitos Integrados Tecnologia de Fabricação de Interconexões Reverse Scaling

6 Evolução da Integração
Lei de Moore: capacidade dobra em 18 meses 10 mil vezes em 20 anos Processadores da Intel: Lei de Moore today: It is over!!!

7 Evolução da Integração
Electronic Design Automation (EDA) para síntese automática, verificação, ... US$ 3 bi em 1998, US$ 3.5 bi em 2000 Problemas: capacidade de fabricação aumenta 58%/ano produtividade aumenta só 21%/ano (1997) Complexidade e Desempenho

8 Evolução da Integração
Soluções para Projeto: aumentar equipes (+custo e -controle) Systems-on-Chip (SOCs) = Reusabilidade Ferramentas: modelar efeitos elétricos precisamente tratar problemas grandes eficientemente prover metodologia convergente

9 Evolução da Integração
Atraso de porta (Tgate): pode ser reduzido com o reprojeto da porta Atraso de interconexão (Tint): exige o reprojeto das próprias interconexões

10 Evolução da Integração

11 Evolução da Integração
Introdução de camadas metálicas polimento preenchimento de valas novos materiais

12 Evolução da Integração
Reverse Scaling Camadas têm características diferentes

13 Objetivos para Otimização
Area Yield é inversamente proporcional Velocidade Trade-off, otimização, restrição Dissipação de Potência Falha, stress, aquecimento (resfriamento), portáveis Tempode Projeto Pequenos atrasos, grandes perdas Testabilidade É um problema considerável Portanto, deve ser feito esforço desde início do projeto

14 Crescimento do Mercado Desaparecimento do Mercado
receita Crescimento do Mercado Desaparecimento do Mercado perda atraso tempo

15 Diagrama Y Ferramentas -> Produtividade
Produzir mais trabalhando menos Hierarquia Estruturas, repetição, agrupamento Abstração Esconder detalhes Reuso Utilizar Bibliotecas (de células) Síntese Acrescentar detalhes Domínios do diagrama Y de Gajski

16 Mais abstração idéia Circuito Real (fabricado) Sistêmico Algorítmico
Micro arquitetural Lógico Elétrico Eixo Comportamental Eixo Estrutural idéia Mais abstração Circuito Real (fabricado) Eixo Geométrico

17 Especificação de Entrada
Descrições de Projeto Why use a HDL (Hardware Descriptive Language) ? Situação de VHDL hoje: Padrão aceito por CAD tools e projetistas Síntese: inferência de Hardware IEEE 1164 standard package Concorrente: Verilog – E.U.A.

18 Entidade e Interface em VHDL entity half_adder is port ( x, y: in bit;
sum, carry: out bit ); end entity half_adder; 1993 Entidade e Interface em VHDL entity half_adder is port ( x, y: in bit; sum, carry: out bit ); end half_adder; Entidade e Interface em VHDL entity half_adder is port ( x, y: in std_ulogic; sum, carry: out std_ulogic ); end entity half_adder; 1993 IEEE 1164 signal type mode x sum y carry

19 Sinais e Valores IEEE 1164 std_ulogic std_ulogic_vector Value
Interpretation U Uninitialized X Forcing Unknown Forcing 0 1 Forcing 1 Z High Impedance W Weak unknown L Weak 0 H Weak 1 - Don´t care

20 Multiplexador 4 para 1 end entity mux; entity mux is
port ( i0, i1 : in std_ulogic_vector (7 downto 0); i2, i3 : in std_ulogic_vector (7 downto 0); sel : in std_ulogic_vector (1 downto 0); z : out std_ulogic_vector (7 downto 0) ); end entity mux; i0 i1 z i2 i3 sel

21 ULA de 32 bits end entity ula32; entity ula32 is
port ( A,B : in std_ulogic_vector (31 downto 0); C : out std_ulogic_vector (31 downto 0); op : in std_ulogic_vector (5 downto 0); N,Z : out std_ulogic ); end entity ula32; A B N op Z C

22 Elementos de Hardware SW é seqüencial, HW é concorrente: Sistema
Interface Comportamento a_out = 2 * in_b

23 Elementos de Hardware SW é seqüencial, HW é concorrente: Sistema
Interface Estrutura

24 Eixo Comportamental Sistêmico Algorítmico Micro arquitetural Lógico
Elétrico Eixo Estrutural Eixo Geométrico processadores, memórias, barramentos módulos de hardware registradores, multiplex, operadores Portas lógicas, flip-flops Transistores, resistores, capacitores, indutores processadores, memórias, barramentos Funções de transferência, equações diferenciais Equações booleanas, tabelas verdade, BDDs Máquinas de estado finitas, operações Algoritmos Especificações funcionais módulos de hardware Portas lógicas, flip-flops Transistores, resistores, capacitores, indutores Leiaute das máscaras, retângulos, polígonos Células de biblioteca, modelos de posição de pinos Macro-células, planta baixa de blocos Módulos, clusters, cores, planos de clock/alimentação Partições físicas, componentes, placas

25 Eixo Comportamental Sistêmico Algorítmico Micro arquitetural Lógico
Elétrico Eixo Estrutural Eixo Geométrico C, C++, Hardware C Java VHDL processadores, memórias, barramentos módulos de hardware registradores, multiplex, operadores Portas lógicas, flip-flops Transistores, resistores, capacitores, indutores Funções de transferência, equações diferenciais Equações booleanas, tabelas verdade, BDDs Máquinas de estado finitas, operações Algoritmos Especificações funcionais EDIF Spice Spice CIF, GDS2 Leiaute das máscaras, retângulos, polígonos Células de biblioteca, modelos de posição de pinos Macro-células, planta baixa de blocos Módulos, clusters, cores, planos de clock/alimentação Partições físicas, componentes, placas LEF / DEF

26 1- “síntese” 2- simulação 3- mapeamento 5- fabricação 4- place&route
Eixo Comportamental Sistêmico Algorítmico Micro arquitetural Lógico Elétrico Eixo Estrutural Eixo Geométrico processadores, memórias, barramentos módulos de hardware registradores, multiplexadores, operadores Portas lógicas, flip-flops Transistores, resistores, capacitores, indutores Funções de transferência, equações diferenciais Equações booleanas, tabelas verdade, BDDs Máquinas de estado finitas, operações Algoritmos Especificações funcionais 1- “síntese” 2- simulação 3- mapeamento 5- fabricação Leiaute das máscaras, retângulos, polígonos Células de biblioteca, modelos de posição de pinos Macro-células, planta baixa de blocos Módulos, clusters, cores, planos de clock/alimentação Partições físicas, componentes, placas 4- place&route

27 Exemplo de metodologia na prática
RTL was written in Verilog and mapped to the standard-cell library with Synopsys Design Compiler. Datapath-style placement of standard cells was carried out using a tiled-region design methodology. Tiled regions allowed for hand-assisted automatic placement of key standard cells in datapath bitslices. This methodology provided a good compromise between design effort and performance. The Avant! Apollo tool suite was used for placement, routing, and clock distribution.

28 Ações de Projeto Ações de Síntese Ações de Análise Ações de Otimização
Correct by construction Intervenções do Projetista (ECO) Verificação Ações de Análise Area, atraso, potência, diagnósticos Ações de Otimização Operam sobre um único ponto no diagrama Y Ações de Gerência Visualização ferramentas

29 Etapas ou Níveis de Projeto
Projeto Algorítmico ou de Sistema Parte de VHDL e gera uma descrição de FSM e lógica para uma arquitetura-alvo Projeto Estrutural e Lógico Esquemático, rede de portas Síntese lógica 2 níveis, multi-nível, seqüencial Projeto Elétrico Transistores, tempo, extração e caracterização Projeto de Leiaute Place & route, floorpllan, partition, generation, optimization, … Métodos de Verificação

30 FIM