Prof. Marcio Cunha Aula 13 – Máquina de Estados

Apresentação em tema: "Prof. Marcio Cunha Aula 13 – Máquina de Estados"— Transcrição da apresentação:

1 Prof. Marcio Cunha Aula 13 – Máquina de Estados
Circuitos Digitais Prof. Marcio Cunha Aula 13 – Máquina de Estados

2 Agenda Planejamento Introdução Máquina de Estados Finitos – FSM
Arquitetura de Hardware

3 Planejamento

4 Agenda Planejamento Introdução Máquina de Estados Finitos – FSM
Arquitetura de Hardware

5 Introdução Lógica Combinacional Lógica Sequencial CAMPAINHA
PORTÃO ELETRÔNICO Lógica Combinacional x Lógica Sequencial

6 Introdução J K D Q Q’ - 1 ARMAZENA 01 BIT D Q Q’ 1 Flip-Flop D

7 Introdução Registrador de Estado

8 Agenda Planejamento Introdução Máquina de Estados Finitos – FSM
Arquitetura de Hardware

9 Máquina de Estados - FSM
B C Modelagem de um Sistema Qualquer

10 Máquina de Estados - FSM
X=0 X=0 A (y=1) B (y=0) X=1 X=1 X=0 X=1 C (y=0) Modelagem de um Sistema Qualquer

11 Agenda Planejamento Introdução Máquina de Estados Finitos – FSM
Arquitetura de Hardware

12 Arquitetura de Hardware
ENTRADA SAÍDA SAÍDA LÓGICA COMBINACIONAL LÓGICA COMBINACIONAL PRÓXIMO PRÓXIMO ATUAL ATUAL LÓGICA SEQUENCIAL LÓGICA SEQUENCIAL CLOCK CLOCK RESET RESET MEALY MOORE Modelos de Arquitetura de Hardware baseados Máquinas de Estado

13 Arquitetura de Hardware
ETAPA 1 DESCREVA O COMPORTAMENTO COM UMA MÁQUINA DE ESTADOS FINITOS ETAPA 2 CRIE A ARQUITETURA NÚMERO DE FLIP-FLOPS = LOG2 Nº_ESTADOS ETAPA 3 CODIFIQUE OS ESTADOS ETAPA 4 CRIE A TABELA DE ESTADOS ETAPA 5 IMPLEMENTE A LÓGICA COMBINACIONAL Fluxo de Projeto

14 Arquitetura de Hardware
X=0 X=0 A (y=1) B (y=0) X=1 X=1 X=0 X=1 C (y=0) Exemplo: ETAPA 1

15 Arquitetura de Hardware
Parâmetros: Entrada ⟶ x Saída ⟶ y Nº_ESTADOS ⟶ 3 Nº_FFs = LOG2 3 ≃ 2 ENTRADA SAÍDA LÓGICA COMBINACIONAL PRÓXIMO ATUAL REGISTRADOR DE ESTADO CLOCK RESET MEALY Exemplo: ETAPA 2

16 Arquitetura de Hardware
Codificação dos estados em binário puro: A ⟶ 00 B ⟶ 01 C ⟶ 10 Exemplo: ETAPA 3

17 Arquitetura de Hardware
ATUAL x y PRÒXIMO A 1 B C Q1Q0 x y D1D0 0 0 1 0 1 Exemplo: ETAPA 4

18 Arquitetura de Hardware
1 1 1 Q1’ Q1’ X X 1 X X Q1 Q1 x’ x x’ x’ x x’ D1 = Q1’.Q0’.x D0 = Q1’.x’ + Q1.x Exemplo: ETAPA 5

19 Arquitetura de Hardware
Expressões Lógicas: y = Q1’.Q0’ D1 = Q1’.Q0’.x D0 = Q1’.x’ + Q1.x 1 1 Q1’ X X Q1 x’ x x’ y = Q1’.Q0’ Exemplo: ETAPA 5

20 Exercícios Elementos de Eletrônica Digital Quais exercícios?
Idoeta e Capuano 40ª edição ou a que estiver disponível na biblioteca Editora Érica Capítulo 6 – Flip-Flop’s Quais exercícios? Todos exercícios resolvidos Todos exercícios propostos

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