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O FLIP-FLOP Os latches e os flips-flops são os blocos elementares com os quais se constrói a maior parte dos circuitos sequenciais. Um flip-flop é um dispositivo.

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O FLIP-FLOP As latches e os flips-flops são os blocos elementares com os quais se constrói a maior parte dos circuitos sequenciais. Um flip-flop é um dispositivo.

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Apresentação em tema: "O FLIP-FLOP Os latches e os flips-flops são os blocos elementares com os quais se constrói a maior parte dos circuitos sequenciais. Um flip-flop é um dispositivo."— Transcrição da apresentação:

1 O FLIP-FLOP Os latches e os flips-flops são os blocos elementares com os quais se constrói a maior parte dos circuitos sequenciais. Um flip-flop é um dispositivo sequencial que amostra as suas entradas e que altera as suas saídas apenas em instantes determinados por um sinal de relógio.

2 O FLIP-FLOP Atraso de 5 ns 1 Clock2 Clock1 Clock1_inv Circuito para filtrar sinal de Clock Atraso de 5 ns 5 ns

3 O FLIP-FLOP tipo D LATCH Tipo D Circuito para filtrar sinal de Clock Q Q_inv D Símbolo C

4 RTL (Register Transfer Level): descreve o que acontece a cada transição ativa do sinal de relogio clock) begin q <= d; end Lista de sensibilidade: posedge – borda de subida negedge – borda de descida Operador de atribuição para lógica sequencial

5 O FLIP-FLOP tipo D LATCH Tipo D Circuito para filtrar sinal de Clock Q Q_inv D Símbolo C CDQn+1 0XQn 1X Tabela de Transição

6 O FLIP-FLOP tipo D module flip_flop_D (output reg q, input clock, d); clock) q <= d ; endmodule Descrição RTL Simulação, só muda o dado na borda de subida do clock

7 O FLIP-FLOP tipo D module flip_flop_D (output reg q, input clock, d); clock) q <= d ; endmodule Descrição RTL Simulação, só muda o dado na borda de subida do clock

8 O FLIP-FLOP tipo D module flip_flop_D_borda_de_descida (output reg q, input clock, d); clock) q <= d ; endmodule Descrição RTL Simulação, só muda o dado na borda de descida do clock Descrição RTL

9 FLIP-FLOP tipo D com reset e set assíncronos Descrição RTL moduleFlip_Flop_D_com_reset_e_set_assincronos (output reg q, input d, reset, set, clock); clock, negedge reset, posedge set) begin if (~reset) q <= 0 ; else if (set) q <= 1; else q <= d; end endmodule

10 FLIP-FLOP tipo D com reset e set assíncronos Descrição RTL moduleFlip_Flop_D_com_reset_e_set_assincronos (output reg q, input d, reset, set, clock); clock, negedge reset, posedge set) begin if (~reset) q <= 0 ; else if (set) q <= 1; else q <= d; end endmodule Simulação Descrição RTL

11 FLIP-FLOP tipo D com reset e set síncronos Como seria a descrição Verilog de um flip –flop D Com set e reset síncronos (reset ativo em 0) ???????? Descrição RTL

12 FLIP-FLOP tipo D com reset e set síncronos Solução: module Flip_Flop_D_com_reset_e_set_sincronos (output reg q, input d, reset, set, clock); clock) begin if (~reset) q <= 0 ; else if (set) q <= 1; else q <= d; end endmodule Descrição RTL

13 O FLIP-FLOP RS LATCH RS Circuito para filtrar sinal de Clock Q Q_inv R Símbolo C S

14 O FLIP-FLOP RS LATCH RS Circuito para filtrar sinal de Clock Q Q_inv R Símbolo C S CRSQn+1 0XXQn 1XX Tabela de Transição


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