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MC542 4.1 2007 Prof. Paulo Cesar Centoducatte MC542 Organização de Computadores Teoria e Prática.

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1 MC Prof. Paulo Cesar Centoducatte MC542 Organização de Computadores Teoria e Prática

2 MC MC542 Circuitos Lógicos Projeto de Circuitos Seqüenciais DDCA - (Capítulo 3) FDL - (Capítulo 7)

3 MC Projeto de Circuitos Seqüenciais Sumário Introdução Latches e Flip-Flops Projeto de Circuitos Síncronos Registradores –Uso de Registradores com Barramento Registradores de Deslocamento Contadores –Assíncronos –Síncronos

4 MC Introdução As saídas de um circuito seqüencial dependem dos valores presente e passados de suas entradas. Lógica seqüencial possue memória. Algumas definições: –Estado (State): conjunto de informações a cerca do circuito necessárias para se prever o seu comportamento futuro. –Latches e flip-flops: elementos de estado que armazenam um bit –Circuitos seqüencias Síncronos: circuito combinacional seguido de um banco de flip-flops

5 MC Elementos de Estados O estado de um circuito determina o seu comportamento futuro Elementos de Estado armazenam o estado –Circuito bi-estável –Latch SR –Latch D –Flip-flop D »Outros tipos de flip-flops JK T SR

6 MC Circuito Bi-estável Bloco Fundamental para a construção dos outros elementos de estado Duas saídas: Q, Q Sem entradas.

7 MC Circuito Bi-estável: Comportamento Considere os dois casos abaixo: –Q = 0: então Q = 1 e Q = 0 –Q = 1: então Q = 0 e Q = 1 O circuito bi-estável armazena 1 bit do estado na variável, Q (ou Q ) Porém não há entrada para controle do estado

8 MC Elemento de Memória com Controle AB Output Data Load TG1 TG2

9 MC SR Latch Latch Set/Reset (Latch SR) Definições –Set: Saída igual a 1 –Reset: saída igual a 0 Quando a entrada set, S, é 1 (e R = 0), Q = 1 Quando a entrada reset, R, é 1 (e S = 0), Q = 0 Qual a tabela verdade? R S Q

10 MC SR Latch Considere os quatro casos possíveis: S = 1, R = 0 S = 0, R = 1 S = 0, R = 0 S = 1, R = 1

11 MC SR Latch S = 1, R = 0: then Q = 1 and Q = 0 S = 0, R = 1: then Q = 0 and Q = 1 S = 1, R = 0: then Q = 1 and Q = 0 S = 0, R = 1: then Q = 0 and Q = 1

12 MC SR Latch S = 0, R = 0: então Q = Q prev e Q = Q prev (memória!) S = 1, R = 1: então Q = 0 e Q = 0 (estado invalido: Q NOT Q)

13 MC SR Latch Q a Q b R S SRQ a Q b /1 1/ (no change)

14 MC SR Latch S RQ Q Latch SR Time R S Q a Q b ? ? t 1 t 2 t 3 t 4 t 5 t 6 t 7 t 8 t 9 t 10

15 MC Latch SR com Enable SR xx Q(t) (no change) 0 1 En Qt1+ Q(t) (no change) x Q Q R S R S En

16 MC Latch SR com Enable S Q Q Clk R R Q Q S Time ? ?

17 MC Latch SR com Nand S R En Q Q Qual a tabela verdade?

18 MC Latch D D Q QEn D x Qt1+ Qt Q S R En D (Data) Q S RQ Q Q Q D En D R S

19 MC Latch D t 1 t 2 t 3 t 4 Time En D Q

20 MC Flip-Flop D Duas entradas: CLK, D Q só muda na borda (subida ou decida) do CLK O flip-flop samples D na borda do CLK O flip-flop é chamado de dispositivo edge-triggered devido a ser ativo na borda do clock Flip-Flop D DQ Q

21 MC Flip-Flop D Mestre-Escravo D Q Q MasterSlave D Clock Q Q D Q Q Q m Q s Clk D Q Q CLK DQ Q DQ Q Q Q D N1 CLK L1L2

22 MC Flip-Flop D Mestre-Escravo D Clock Q m QQ s =

23 MC Flip-Flop D vs. Latch D CLK D Q (latch) Q (flop)

24 MC Flip-Flop D vs. Latch D CLK D Q (latch) Q (flop)

25 MC Flip-Flop D Clock Q a Q b Q c D Q Q D Q Q D Q Q D Q a Q b Q c Q c Q b Q a Clk

26 MC Flip-Flop D Sensível à Borda de Subida D Q Q Clock D P4 P3 P1 P Q Q 4

27 MC FF D Mestre-Escravo com Preste e Clear Assíncronos Q Q D Clock Preset Clear D Q Q Preset

28 MC FF D Sensível à Borda com Preste e Clear Assíncrono D Clock Q Q Clear Preset Clear D Q Q

29 MC FF D Com Reset Síncrono DQ CLK D Q Reset

30 MC Flip-Flop Tipo T D Q Q Q Q T Clock T Q Q T 0 1 Qt1+ Qt Qt

31 MC Flip-Flop Tipo JK D Q Q Q Q J Clock K K 0 1 Qt1+ Qt 0 J Qt 1 JQ QK

32 MC Registradores Conjunto de elementos de memória (flip-flops) utilizados para armazenar n bits. Utilizam em comum os sinais de clock e controle

33 MC Shift Register t 0 t 1 t 2 t 3 t 4 t 5 t 6 t Q 1 Q 2 Q 3 Q 4 Out= In Apresenta o seuinte comportamento:

34 MC Shift Register D Q Q Clock D Q Q D Q Q D Q Q In Out Q 1 Q 2 Q 3 Q 4

35 MC Shift Register com Carga Paralela

36 MC Shift Register Universal Entrada Serial –Deslocamento a Esquerda –Deslocamento a Direita Carga Paralela Saída Paralela Exercício: Desenhe o Diagrama do Shift Register Universal de 4 bits.

37 MC Registradores em um Barramento R1 in Rk in Bus Clock R1 out R2 in R2 out Rk out Control circuit Function R1R2Rk Data Extern

38 MC Registradores em um Barramento

39 MC Contadores Assíncronos Síncronos

40 MC Contadores t 0 t 1 t 2 t 3 t 4 t 5 t 6 t Q 2 Q 1 Q 0 clk Contador Binário

41 MC Contador Binário – FF Tipo T Clock Q 0 Q 1 Q 2 Count

42 MC Contador Binário – FF Tipo T T Q Q Clock T Q Q T Q Q 1 Q 0 Q 1 Q 2 Contador Binário Assíncrono (up-counter)

43 MC Contador Binário – FF Tipo T (Down-Counter) Clock Q 0 Q 1 Q 2 Count

44 MC Contador Binário – FF Tipo T (Down-Counter) T Q Q Clock T Q Q T Q Q 1 Q 0 Q 1 Q 2 Contador Binário Assíncrono (down-counter)

45 MC Contadores Síncronos Clock cycle Q 2 Q 1 Q 0 Q 1 changes Q 2

46 MC Contador Binário Síncrono Clock Q 0 Q 1 Q 2 Count Q

47 MC T Q Q Clock T Q Q T Q Q 1 Q 0 Q 1 Q 2 T Q Q Q 3 Contador Binário Síncrono

48 MC Contador Binário Síncrono com Enable e Clear T Q Q Clock T Q Q Enable Clear T Q Q T Q Q

49 MC Contador de 4 bits com FF D Como determinar as funções de exitação de cada FF? 1.Projeto por Inspeção 2.Projeto de Máquina de Estados Finitos (FSM)

50 MC Contador de 4 bits com FF D com Carga Paralela

51 MC Contador Módulo (exemplo:. Módulo 6) Clock Count Q 0 Q 1 Q 2

52 MC Contador Módulo (exemplo: Módulo 6) Enable Q 0 Q 1 Q 2 D 0 D 1 D 2 Load Clock

53 MC Contador Módulo 6 com Reset Assíncrono T Q Q Clock T Q Q T Q Q 1 Q 0 Q 1 Q 2

54 MC Contador Módulo 6 com Reset Assíncrono Clock Q 0 Q 1 Q 2 Count


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