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Prof. Breno Ortega Fernandez Processadores Digitais.

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Apresentação em tema: "Prof. Breno Ortega Fernandez Processadores Digitais."— Transcrição da apresentação:

1 Prof. Breno Ortega Fernandez Processadores Digitais

2 Prof. Breno Ortega Fernandez Visão Histórica Primeiro Computador Digital ENIAC – Electronic Numerical Integrator and Computer Válvulas 4 Toneladas 180 m Somas / seg Reconfigurado a cada novo problema

3 Prof. Breno Ortega Fernandez Visão Histórica - ENIAC

4 Prof. Breno Ortega Fernandez Visão Histórica - ENIAC

5 Prof. Breno Ortega Fernandez Visão Histórica - ENIAC

6 Prof. Breno Ortega Fernandez Visão Histórica - ENIAC

7 Prof. Breno Ortega Fernandez Visão Histórica - ENIAC

8 Prof. Breno Ortega Fernandez Visão Histórica - ENIAC

9 Prof. Breno Ortega Fernandez Visão Histórica - ENIAC

10 Prof. Breno Ortega Fernandez Visão Histórica Transistor Invenção do Transistor Diminuição de Peso Potência Volume

11 Prof. Breno Ortega Fernandez Visão Histórica Transistor

12 Prof. Breno Ortega Fernandez Visão Histórica Comparação MIT AGC Consumo de Energia:100 Watts Volume/Peso: cm 3 / 50 kg Largura de barramento:16 bits Memória ROM: bytes Memória RAM: 1024 bytes Set de instruções: 19 Número de Interrupções: 5 Velocidade: Adições / seg

13 Prof. Breno Ortega Fernandez Visão Histórica Comparação BOSCH 4AVP Consumo de Energia:0,6 Watts Volume/Peso:960 cm 3 / 0,4 kg Largura de barramento:16 bits Memória ROM: bytes Memória RAM: bytes Set de instruções: 250 Número de Interrupções: 56 Velocidade: Add / seg

14 Prof. Breno Ortega Fernandez 14 Arquitetura de Computadores O modelo Von Neumann X Harvard Existe basicamente dois modelos de arquitetura de computadores Von Neumann Harvard

15 Prof. Breno Ortega Fernandez 12/1/ Arquitetura Harvard x Von Newmann A arquitetura Von Newmann tradicional utiliza o mesmo barramento para memória de programa e dados.

16 Prof. Breno Ortega Fernandez 12/1/ Arquitetura Harvard x Von Newmann A arquitetura Harvard utiliza um barramento para memória de programa e um para memória de dados.

17 Prof. Breno Ortega Fernandez 12/1/ VonNewmann X Harvard

18 Prof. Breno Ortega Fernandez 18 Arquitetura de Computadores O Modelo Von Neumann Consiste em cinco componentes principais, como mostra a figura Unidade de entrada Unidade de memória Unidade aritmética e lógica Unidade de Controle Unidade Central de processamento (CPU)

19 Prof. Breno Ortega Fernandez 19 Arquitetura de Computadores O aspecto principal do modelo de Von Neumann é a possibilidade de usar a memória para armazenar tanto programas como também dados. Vantagens Os programas podem ser manipulados facilmente Possibilitou a criação e evolução de compiladores Possibilitou a criação e evolução dos sistemas operacionais

20 Prof. Breno Ortega Fernandez 20 Arquitetura de Computadores Modelo Modernizado Os computadores modernos usam uma versão que usa o modelo de barramento de sistema de um sistema de computação

21 Prof. Breno Ortega Fernandez 21 Arquitetura de Computadores Modelo Von Neumann Aprimorado

22 Prof. Breno Ortega Fernandez 22 Arquitetura de Computadores Idéia de Barramento Compartilhamento de dados entre as unidades Necessidades de identificadores individuais entre as unidades para se comunicarem Memória e E/S podem ser identificados de forma única ou separados O Barramento de Controle é o mais Complexo, pois ele é responsável por coordenar o fluxo de dados entre os barramentos.

23 Prof. Breno Ortega Fernandez RISC x CISC CISC (em inglês: Complex Instruction Set Computing, Computador com um Conjunto Complexo de Instruções), usada em processadores Intel e AMD; suporta mais instruções no entanto, com isso, mais lenta fica a execução delas. RISC (em inglês: Reduced Instruction Set Computing, Computador com um Conjunto Reduzido de Instruções) usada em processadores PowerPC (da Apple, Motorola e IBM) e SPARC (SUN); suporta menos instruções, e com isso executa com mais rapidez o conjunto de instruções que são combinadas.

24 Prof. Breno Ortega Fernandez Um computador continuamente busca e executa instruções. Busca e execução contínua

25 Prof. Breno Ortega Fernandez Exemplo: Forno Microondas

26 Prof. Breno Ortega Fernandez Barramentos

27 Prof. Breno Ortega Fernandez Formatos de instruções

28 Prof. Breno Ortega Fernandez Diagrama de tempo para a execução de duas instruções do 8051

29 Prof. Breno Ortega Fernandez Típica palavra de instrução de endereço único.

30 Prof. Breno Ortega Fernandez Busca Decodifica Registradores ULA Interface de Memória A CPU

31 Prof. Breno Ortega Fernandez A CPU

32 Prof. Breno Ortega Fernandez Busca Decodifica Registradores ULA Interface de Memória Memórias + XY X + Y A CPU

33 Prof. Breno Ortega Fernandez Áreas Funcionais

34 Prof. Breno Ortega Fernandez Estrutura típica de um computador de oito bits.

35 Prof. Breno Ortega Fernandez Endereçamento de Memória

36 Prof. Breno Ortega Fernandez Diagrama de uma memória de 32 X 4 e Configuração virtual das células de memória em 32 palavras de quatro bits.

37 Prof. Breno Ortega Fernandez Ilustração simplificada das operações de leitura e de escrita em uma memória de 32 X 4: (a) Escrevendo a palavra de dados 0100 na posição de memória 00011; (b) Lendo a palavra de dados 1101 na posição de memória

38 Prof. Breno Ortega Fernandez Três grupos de barramentos conectando os CIs de memória principal na CPU.

39 Prof. Breno Ortega Fernandez Tabela mostrando os dados binários de cada endereço

40 Prof. Breno Ortega Fernandez FIGURA 11-7 Arquitetura de uma ROM de 16 8.

41 Prof. Breno Ortega Fernandez FIGURA 11-8 Temporização típica para uma operação de leitura de uma ROM.

42 Prof. Breno Ortega Fernandez FIGURA 11-9 Estrutura de uma MROM MOS mostra o uso de um MOSFET para cada célula memória. Uma conexão de fonte aberta armazena um 0; uma conexão fechada armazena 1.

43 Prof. Breno Ortega Fernandez FIGURA Símbolo lógico para a MROM TMS47256 fabricada com a tecnologia NMOS/CMOS.

44 Prof. Breno Ortega Fernandez FIGURA As PROMS usam fusíveis que podem ser seletivamente queimados (abertos) pelo usuário para programar um nível lógico 0 na célula.

45 Prof. Breno Ortega Fernandez FIGURA (a) Símbolo lógico para a EPROM 27C64; (b) Encapsulamento típico mostrando a janela para entrada de luz ultravioleta; (c) Modos de operação da 27C64.

46 Prof. Breno Ortega Fernandez FIGURA (a) Símbolo lógico para a EEPROM 2864; (b) Modos de operação; (c) Temporização para a operação de escrita. Ronald J. Tocci and Neal S. Widmer Digital Systems, Eighth Edition

47 Prof. Breno Ortega Fernandez FIGURA As relaçõesde compromisso entre as memórias semicondutoras não-voláteis mostram que a complexidade e o custo aumentam à medida que a flexibilidade no apagamento e na programação aumenta.

48 Prof. Breno Ortega Fernandez FIGURA (a) Símbolo lógico para o chip de memória flash 28F256A; (b) Entradas de controle (CE, OE e WE).

49 Prof. Breno Ortega Fernandez FIGURA Diagrama funcional do chip de memória flash 28F256A. (Cortesia da Intel Corporation.)

50 Prof. Breno Ortega Fernandez FIGURA Gerador de funções usando uma ROM e um DAC.

51 Prof. Breno Ortega Fernandez FIGURA Gerador de onda senoidal programável ML3035 (Cortesia da MicroLinear.)

52 Prof. Breno Ortega Fernandez FIGURA Organização interna de uma RAM de 64 X 4.

53 Prof. Breno Ortega Fernandez FIGURA Os símbolos lógicos para (a) a RAM 2147H; (b) a RAM MCM6206C.

54 Prof. Breno Ortega Fernandez FIGURA Células típicas de RAM estática bipolar e NMOS. Copyright ©2001 by Prentice- Hall, Inc. Upper Saddle River, New Jersey All rights reserved.

55 Prof. Breno Ortega Fernandez FIGURA Temporização típica para uma RAM: (a) Ciclo de leitura; (b) Ciclo de escrita.

56 Prof. Breno Ortega Fernandez FIGURA Símbolo e tabela de modo de operação para a RAM CMOS MCM6264C.

57 Prof. Breno Ortega Fernandez FIGURA Padrão JEDEC para encapsulamento de memória.

58 Prof. Breno Ortega Fernandez FIGURA Arranjo das células em uma RAM dinâmica de 16K X 1.

59 Prof. Breno Ortega Fernandez FIGURA Representação simbólica de uma célula de memória dinâmica. Durante uma operação de escrita, as chaves semicondutoras SW1 e SW2 são fechadas. Durante uma operação de leitura, todas as chaves são fechadas, exceto SW1.

60 Prof. Breno Ortega Fernandez FIGURA (a) Arquitetura simplificada da DRAM TMS44100 de 4M 1; (b) Temporização de RAS/CAS. (Cortesia da Texas Instruments.)

61 Prof. Breno Ortega Fernandez FIGURA (a) O barramento de endereço da CPU acionando uma ROM ou uma RAM estática; (b) Os endereços da CPU acionam um multiplexador que é usado para multiplexar as linhas de endereço para a DRAM.

62 Prof. Breno Ortega Fernandez FIGURA Temporização necessária para multiplexação de endereço.

63 Prof. Breno Ortega Fernandez FIGURA Comportamento dos sinais na operação de leitura em uma RAM dinâmica. Supondo que a entrada R/W (não mostrada) esteja em nível ALTO.

64 Prof. Breno Ortega Fernandez FIGURA Comportamento dos sinais na operação escrita em uma RAM dinâmica.

65 Prof. Breno Ortega Fernandez FIGURA O método de refresh apenas com RAS usa apenas o sinal de RAS para carregar o endereço da linha na DRAM para reavivar todas as células daquela linha. O refresh apenas com RAS pode ser usado para realizar um refresh por rajada, conforme mostrado. Um contador de refresh fornece os endereços seqüenciais da linha 0 até a linha 1023 (para uma DRAM de 4M X 1).

66 Prof. Breno Ortega Fernandez FIGURA Modo de refresh da TMS44100.

67 Prof. Breno Ortega Fernandez FIGURA Combinando duas RAMs de 16 X 4 em um módulo de 16 X 8.

68 Prof. Breno Ortega Fernandez FIGURA Oito chips 2125A de 1K X 1 organizados como uma memória de 1K X 8.

69 Prof. Breno Ortega Fernandez FIGURA Combinando dois chips de 16 X 4 para formar uma memória de 32 X 4.

70 Prof. Breno Ortega Fernandez FIGURA Quatro PROMs de 2K X 8 organizadas para formar uma memória com capacidade total de 8K X 8.

71 Prof. Breno Ortega Fernandez FIGURA Um sistema com decodificação parcial de endereços.

72 Prof. Breno Ortega Fernandez FIGURA Um mapa de memória de um painel digital.

73 Prof. Breno Ortega Fernandez FIGURA Oito chips DRAM de 4M X 1 combinados para formar um módulo de memória de 4M X 8.

74 Prof. Breno Ortega Fernandez FIGURA Na memória FIFO, os dados são lidos (b) na mesma ordem em que foram escritos na memória (a).

75 Prof. Breno Ortega Fernandez FIGURA Memória RAM de 4K X 8 conectada em uma CPU.

76 Prof. Breno Ortega Fernandez FIGURA Exemplo 11-18, mostrando as condições do barramento de endereço necessárias para selecionar o módulo 3 da RAM.

77 Prof. Breno Ortega Fernandez FIGURA Sistema de RAM de 4K X 8 (o mesmo que o da Figura 11.42).

78 Prof. Breno Ortega Fernandez FIGURA O método checksum para uma ROM de 8 X 8; (a) ROM com dados corretos; (b) ROM com erro nos dados.

79 Prof. Breno Ortega Fernandez FIGURA Problema

80 Prof. Breno Ortega Fernandez FIGURA Problema

81 Prof. Breno Ortega Fernandez FIGURA Problema

82 Prof. Breno Ortega Fernandez FIGURA Problema

83 Prof. Breno Ortega Fernandez FIGURA Problema

84 Prof. Breno Ortega Fernandez FIGURA 11-51

85 Prof. Breno Ortega Fernandez FIGURA Problema

86 Prof. Breno Ortega Fernandez FIGURA Problemas e


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