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PublicouCamille Sa Alterado mais de 10 anos atrás
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Arquitetura AMD 64 Família de 64 bits da AMD Trabalho feito por :
Fábio Sogumo Felipe Wolff Ramos Flávio Ivan da Silva
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Visão geral AMD 64 - Hammer
Permite o uso de programas e sistemas operacionais 32 bits de forma nativa Possibilidade de transição para 64 bits Implementado no AthlonTM e no OpteronTM.
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Visão geral AMD 64 - Hammer
16 registradores de uso geral com 64 bits 8 registradores MMX/Ponto flutuante com 64 bits 16 registradores XMM de 128 bits Suporte a arquitetura Intel de 16 e de 32 bits
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Modos de operação Long Mode 64 bit mode Modo 64 bits!
Compatibility mode 64 bits com suporte para programas de 32 bits
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Modos de operação Legacy Mode Protected mode Virtual 8086-mode
Real Mode
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Registradores Em comparação à arquitetura x86 de 32 bits:
8 novos registradores de propósito geral – R8 a R15 8 novos registradores XMM de 128 bits Registradores RIP e RSP expandidos para 64 bits
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Registradores
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Memória Modo 64-bit Modo de compatibilidade
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Memória Modo 64-bit Registradores de segmento (CS, DS e SS) ignorados.
Flat Segmentation Model – Memória tratada como um único vetor
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Memória Modo de compatibilidade Compatibilidade total com o x86
Utiliza segmentação de memória
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Conjunto de Instruções
Instruções de propósito geral Instruções de media para os registradores de 128 bits Instruções de media para os registradores de 64 bits Instruções de ponto flutuante – x87
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Novidades do AMD 64 Tecnologia Cool’n’Quiet Enhanced Virus Protection
Capacidade de mudança da frequência e voltagem de operação da CPU on demand. Implementado o bit NX (No eXecute) nas tabelas de páginas.
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Arquitetura do AMD 64
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Uma visão mais aprofundada
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A cache no AMD 64 Cache L1 com 128KB Cache L2 com 512KB ou 1MB
Cache L1 de dados com 64KB Cache L1 de instruções com 64KB
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A cache no AMD 64 Cache L1 Característica AMD 64 Organização da cache
Caches de instruções e de dados separadas Tamanho da cache 64KB para cada uma Associatividade da cache 2-way Tamanho do Bloco 64 bytes Política de escrita Write-back
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A cache no AMD 64 Cache L2 Característica AMD 64 Organização da cache
Uma única cache para instruções e dados Tamanho da cache 1MB ou 512KB Associatividade da cache 16-way Tamanho do Bloco 64 bytes Política de escrita Write-back
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Tecnologia HyperTransport
Comunicação de alta velocidade entre: Comunicação bidirecional com capacidade de até 3,2GB/s CPU e chipset CPU e dispositivos de E/S CPU’s no caso de sistema multi-processado
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Tecnologia HyperTransport
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Integrated Memory Controller
Controlador de memória embutido no processador Maior velocidade na requisição de dados para a memória Aumento de performance do controlador à medida que o clock da CPU aumenta
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Integrated Memory Controller
Arquitetura mais comum: Controlador no chipset da placa mãe Arquitetura AMD 64: Controlador na própria CPU
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Branch Prediction Classificação dos branches: Bits na cache L1
Branch estático : branches de fácil previsibilidade. Ex: (branches para códigos de tratamento de erros) Branch dinâmico : branches de difícil previsibilidade Indicam a localização dos branches Indicam o tipo dos branches
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Perguntas Obrigado pela presença!
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