“EEL7030 – Microprocessadores”

“EEL7030 – Microprocessadores”
Universidade Federal de Santa Catarina Centro Tecnológico – CTC Departamento de Engenharia Elétrica “EEL7030 – Microprocessadores” Prof. Eduardo Augusto Bezerra Florianópolis, março de 2010.

Microprocessadores Links: http://eduardo.bezerra.name/

“Microprocessadores: arquitetura CISC e RISC”
Plano de Aula “Microprocessadores: arquitetura CISC e RISC” Objetivos: Conhecer a arquitetura de um microprocessador CISC Conhecer a arquitetura de um microprocessador RISC Descrever estudo comparativo das arquiteturas RISC e CISC Estudar e avaliar um estudo de caso de projeto com microprocessadores

Revisão Microprocessadores permitem implementar sistemas digitais, baseados em software, para aplicações em geral. Projeto e Implementação de Produtos Tecnológicos Baseados em Circuitos Eletrônicos Sem Projeto de Dispositivos Com Projeto de Dispositivos Chip Sets Sistema digital dedicado, programável (microcontroladores e/ou DSPs) Sistemas computacionais programáveis (e.g. PC) Dispositivos personalizáveis (FPGAs e CPLDs) Dispositivos projetados e fabricados sob encomenda ASIC (gate-arrays ou standard cells) Aumento de desempenho (maior velocidade e menor potência dissipada), sigilo de projeto, custo de desenvolvimento Diminuição da complexidade de projeto

RISC e CISC

Microprocessadores Componentes básicos de sistemas computacionais processados: – CPU – Memória de dados e programa – Sistema de entrada/saída Microcontroladores são computadores em um único chip – Os periféricos estão embarcados no mesmo chip da CPU – Algumas características: tamanho e custo reduzidos, alto desempenho com baixo consumo de energia, uso eficiente de espaço no PCB, baixo clock, endereçamento bit-a-bit Microprocessadores são computadores de propósito geral – São necessários componentes periféricos, externos, para apoio à execução das aplicações

CISC – “Complex Instruction Set Computer”
Arquiteturas projetadas para facilitar a programação (assembly), e com acesso eficiente a memória Memória cara e lenta representava na época situação ideal para CISC Exemplos de arquiteturas da época incluem o PDP-11 e o DEC system 10 e 20 Por razões semelhantes, arquiteturas de microprocessadores largamente utilizados no passado tais como o Intel 80x86 e o Motorola 68K também seguiram a filosofia CISC Avanços na tecnologia de software e hardware levaram a uma reavaliação na filosofia CISC, resultando em novas arquiteturas híbridas implementando princípios RISC CISC foi desenvolvido para facilitar o desenvolvimento de compiladores. Por exemplo, o compilador não precisa gerar longas seqüências de instruções para calcular uma raiz quadrada, uma vez que existe no hardware das arquiteturas CISC instruções com essa funcionalidade.

Restrições de projeto/tecnológicas que direcionaram o desenvolvimento da arquitetura CISC (programas em assembly e memória lenta, escassa e cara) resultaram em algumas características marcantes. Formato de instruções com dois operandos (fonte, destino). Instruções do tipo Registrador/Registrador, Registrador/Memória e Memória/Registrador. Diversos modos de endereçamento a memória, incluindo modos especiais para acesso a arrays indexados. Instruções de tamanho variável, de acordo com o modo de endereçamento. Instruções que necessitam diversos ciclos de clock. O Pentium é um exemplo de arquitetura CISC da atualidade.

Arquiteturas CISC compartilham diversas características. Lógica de decodificação de instruções complexa devido a necessidade de suporte a instruções com vários modos de endereçamento. Conjunto reduzido de registradores de uso geral, devido a existência de instruções que acessam diretamente a memória. Área reduzida no chip para lógica de decodificação de instruções, execução e armazenamento de microcódigo. Diversos registradores de uso especial – ponteiros para pilha, manipulação de interrupções, strings, entre outros. Isso facilita o projeto do hardware, porém o conjunto de instruções se torna mais complexo. Registrador de “condição” para armazenar o resultado da última operação (informando se foi igual a zero, se menor ou igual a, ...).

Desvantagens das arquiteturas CISC Aumento na complexidade do conjunto de instruções e hardware de novas gerações de processadores, que incluem as gerações anteriores na forma de um subconjunto por questões de compatibilidade binária. Devido aos requisitos de memória, arquiteturas CISC tendem a armazenar o máximo possível de instruções, de tamanhos diferentes, evitando qualquer desperdício. Dessa forma, instruções diferentes irão necessitar de número de ciclos de clocks diferentes para execução, reduzindo a velocidade de processamento. Instruções “especializadas” não são executadas com frequência suficiente para justificar sua existência. Apenas 20% do total de instruções são utilizadas em um programa. A atualização dos flags de condição realizada por diversas instruções representa custo de processamento, e o programador precisa lembrar de verificar esses flags antes que a próxima instrução seja os altere.

RISC – “Reduced Instruction Set Computer”
Processadores RISC possuem um número reduzido de instruções, e altamente otimizadas Primeiros projetos RISC foram desenvolvidos pela IBM (IBM 801), Stanford (MIPS) e Berkeley (RISC 1 e 2) no final dos anos 70 e início dos anos 80. Uma instrução por ciclo: processadores RISC possuem CPI = 1, devido a otimização das instruções na CPU e também pelo uso de pipeline. Pipeline: técnica que possibilita a execução em paralelo de parte (ou estágios) das instruções. Aumento na quantidade de registradores: utilizados, por exemplo, para evitar acessos seguidos a memória.

Processadores CISC: Número considerável de instruções Instruções complexas e eficientes Diversos modos de endereçamento para operações na memória Poucos registradores Processadores RISC possuem características opostas: Quantidade reduzida de instruções Instruções simples, menos complexas Poucas opções de endereçamento a memória, basicamente por meio de instruções LOAD e STORE Quantidade considerável de registradores simétricos, organizados em uma tabela de registradores

Desvantagens do RISC: Comunidade RISC defende que a arquitetura é rápida e econômica, sendo a escolha ideal para os computadores do futuro Porém, ao simplificar o hardware, arquiteturas RISC transferem uma grande responsabilidade para o software Com os avanços tecnológicos, arquiteturas não RISC acabam se tornado também rápidas e econômicas, vale a pena o esforço a nível de software imposto pelas arquiteturas RISC?

CISC e RISC Implementações CISC e RISC vem se tornando cada vez mais similares Arquiteturas RISC da atualidade possuem um número de instruções equivalente as arquiteturas CISC de gerações anteriores Com o aumento da velocidade da tecnologia atual, arquiteturas CISC passaram a executar mais de uma instrução por ciclo, utilizando pipeline Com o aumento da densidade de transistores em um chip, arquiteturas RISC passaram a incorporar instruções mais complexas, semelhantes as CISC Com esses avanços tecnológicos, CISC e RISC passaram a possuir diversas similaridades, e a distinção entre as mesmas deixa de ser tão relevante Porém, apesar do aumento no conjunto de instruções, RISC continua utilizando instruções de um ciclo, com um grande número de registradores. Além disso, continua utilizando apenas instruções LOAD/STORE para acesso a memória.

CISC e RISC CISC RISC Ênfase no hardware Ênfase no software
Instruções complexas multi-ciclo Instruções simples de um ciclo (pipeline) Memória para memória: "LOAD" e "STORE" incorporados nas instruções Registrador para registrador: "LOAD" e "STORE" são instruções independentes Binários (executáveis) reduzidos, alta taxa de ciclos por segundo Binários (executáveis) longos, baixa taxa de ciclos por segundo Transistores usados para armazenar instruções complexas Transistores utilizados na implementação de registradores

CISC e RISC Equação de desempenho: segundos instruções ciclos segundos
Tempo de CPU = = x x programa programa instrução ciclo

CISC e RISC Equação de desempenho:
segundos instruções ciclos segundos Tempo de CPU = = x x programa programa instrução ciclo Arquitetura RISC diminui tempo de execução ao reduzir o número de ciclos por instrução (instruções simples são decodificadas mais rapidamente)

CISC e RISC Equação de desempenho:
segundos instruções ciclos segundos Tempo de CPU = = x x programa programa instrução ciclo Arquitetura RISC diminui tempo de execução ao reduzir o número de ciclos por instrução (instruções simples são decodificadas mais rapidamente) Arquitetura CISC diminui tempo de execução ao reduzir o número de instruções em um programa

CISC e RISC CISC RISC mov ax, 0 mov bx, 10 mov cx, 5 add ax, bx
loop Inicio mov ax, 10 mov bx, 5 mul bx, ax Inicio: CISC: (2 movs x 1 ciclo) + (1 mul x 30 ciclos) = 32 ciclos RISC: (3 movs x 1 ciclo) + (5 adds x 1 ciclo) + (5 loops x 1 ciclo) = 13 ciclos

CISC e RISC Arquitetura Intel IA32 – CISC de sucesso Alto volume de fabricação de chips Compatibilidade binária com enorme quantidade de software legado padrão IBM-PC Conversão interna CISC para RISC – aumenta eficiência do pipeline Escala suficiente para suportar todo o hardware extra

Comparação entre CISC (Alpha) e RISC (Pentium Pro) no SPEC
CISC e RISC Comparação entre CISC (Alpha) e RISC (Pentium Pro) no SPEC Pentium Pro converte instruções CISC para RISC, on the fly, gerando uops. Para esse tipo de conversão em hardware, e “por instrução”, espera-se um número maior de uops do que o gerado por um compilador. Para benchmarks de inteiros e para o spice (menor conteúdo de FP), o número de uops é próximo ao de instruções RISC. Em benchmarks FP, RISC gera menos instruções, exceto para ora onde Alpha precisa de diversas instruções para calcular SQRT. Milhões

Arquitetura ideal? Soluções híbridas ISA desejado CISC e RISC
Core RISC com interface CISC ISA desejado Meio termo entre RISC e CISC Poucas instruções complexas, cuidadosamente escolhidas e úteis

CISC: Pentium Pro - Arquitetura IA32

CISC: Pentium Pro Diversas instruções complexas, com tamanhos variando de 1 a 15 bytes Necessidade de recursos consideráveis de hardware para implementação da lógica de decodificação e execução de instruções Uma única instrução pode realizar uma ou mais leituras/escritas na memória e uma ou mais operações na ULA Desafio para execução de mais de uma instrução por ciclo em um hardware super-escalar

CISC: Pentium Pro Instruções CISC obtidas da memória (geradas por compilador) são colocadas nas caches L2 e L1 – instruções possuem tamanhos variados Arquitetura realiza tradução das instruções CISC contidas em L1, decodificando e transformando em instruções RISC de tamanho fixo (micro-operações ou uOPs) As uOPs são colocadas em reservatório com capacidade para armazenar 40 instruções, onde aguardam para entrar no fluxo de execução Quando os operandos necessários por uma determinada instrução estiverem disponíveis, e quando a unidade de execução a ser utilizada estiver livre, a instrução é retirada do reservatório e executada – EXECUÇÃO FORA DE ORDEM Após execução da uOP, os resultados são escritos nos registradores, na ordem original do fluxo do programa Esse processo é descrito a seguir, onde estágios 1 a 14 são operações do reservatório de uOPs, e do estágio 15 em diante uOPs são executadas

TC Nxt IP: “Trace Cache Next Instruction Pointer”
CISC: IA32 TC Nxt IP: “Trace Cache Next Instruction Pointer” Ponteiro do Branch Target Buffer indica a localização da próxima uOP (já transformada p/ RISC)

CISC: IA32 Realiza leitura da uOP RISC na Execution Trace Cache
TC Fetch: “Trace Cache Fetch” Realiza leitura da uOP RISC na Execution Trace Cache

CISC: IA32 Direciona as uOPs para a unidade de alocação
Drive: “Atraso nos barramentos” Direciona as uOPs para a unidade de alocação

CISC: IA32 Alloc: “Allocate”
Alocação de recursos necessários para execução da uOP como, por exemplo, buffers para load/store, entre outros

Rename: “Register renaming”
CISC: IA32 Rename: “Register renaming” Renomeia os registradores locais (EAX, ...) associando aos registradores de trabalho existentes no hardware (128 no total)

Que: “Write into the uOP Queue”
CISC: IA32 Que: “Write into the uOP Queue” As uOPs são colocadas nas filas, onde permanecem até que os escalonadores estejam disponíveis

CISC: IA32 Sch: “Schedule”
Escrita nos escalonadores e verificação de dependências. Procura dependências a serem resolvidas

Envio das uOPs para a unidade de execução apropriada
CISC: IA32 Disp: “Dispatch” Envio das uOPs para a unidade de execução apropriada

CISC: IA32 RF: “Register File” Leitura dos registradores, que contém os operandos das operações pendentes (operandos das ULAs, ...)

Executa as uOPs na unidade apropriada (recurso alocado)
CISC: IA32 Ex: “Execute” Executa as uOPs na unidade apropriada (recurso alocado)

CISC: IA32 Cálculo dos flags (zero, negativo, ...).
Flgs: “Flags” Cálculo dos flags (zero, negativo, ...). Flags normalmente servem de entrada para instruções de desvio.

CISC: IA32 Br Ck: “Branch Check” Esse estágio compara o resultado obtido (calculado) para uma operação de desvio, com a predição realizada originalmente

Drive: “Atraso no barramento”
CISC: IA32 Drive: “Atraso no barramento” Resultado da verificação do desvio (erro ou acerto na predição) é informado para o início do processo

CISC: IA32

MIPS: arquitetura interna

MIPS – arquitetura interna
Instruções simples, todas de 32 bits Bastante estruturada, sem componentes desnecessários Apenas três formatos de instrução Depende dos compiladores para alcançar desempenho Auxílio ao compilador sempre que possível R I J op rs rt rd shamt funct op rs rt 16 bit address op bit address

Instruções: bne $t4,$t5,Label beq $t4,$t5,Label j Label Formatos: Endereços de desvio não são de 32 bits op rs rt 16 bit address I J op bit address

MIPS – Bloco de dados (data path)
Can you find a problem even if there are no dependencies? What instructions can we execute to manifest the problem? I n s t r u c i o m e y A d 4 3 2 l S h f F / D E X M W B x 1 P C I D / E X R e a d r e g i s t e r 1 R e a d R e a d d a t a 1 r e g i s t e r 2 Z e r o R e g i s t e r s R e a d A L U A L U W r i t e d a t a 2 r e s u l t A d d r e s s R e a d 1 r e g i s t e r M d a t a u D a t a M W r i t e x u m e m o r y d a t a x 1 d a t a 1 6 S i g n e x t e n d

MIPS – Forwarding e Hazard Detection Unit
Unidade de detecção de hazard: parada no pipeline, deixando um nop prosseguir H a z r d e t c i o n u F w g M x I / D s E X . m R W P C P C I n s t r u c i o m e y R g M x l A L U E X W B D / a I F / I D . R e g i s t e r R s / I D . R e g i s t e r R t R t E X / M E M . R e g i s t e r R d R d R s M E M / W B . R e g i s t e r R d R t

MIPS - Flush = I F . F l u s h P C I n s t r u c i o m e y 4 R g M x A
W B D / a H a z a r d d e t e c t i o n u n i t M u x M C o n t r o l u x I F / I D S h i f t l e f t 2 = S i g n e x t e n d F o r w a r d i n g u n i t

PIC: arquitetura interna

PIC – arquitetura interna
Fabricante Microchip Arquitetura Harvard RISC Série 16 possui 35 instruções Barramento de dados separados para memória de dados e memória de programa.

Memória de programa Pilha para chamada de sub-rotinas Portas (I/O) Memória de dados Timers Serial síncrona Serial assíncrona Conversor A/D

Max 8 calls aninhados PC de 13 bits Programa 0x0000 a 0x1FFF 1k x 14bits Dados RAM: 0x0C a 0x4F 68 registradores (GPR) EEPROM: 0x00 a 0x3F 64 bytes SFR x GPR 4 bancos, cada um com SFR e GPR próprios

Apenas 35 instruções

AVR: arquitetura interna

AVR – arquitetura interna
Microcontrolador RISC Arquitetura Harvard Licença Atmel ( Projetado para atender aplicações específicas Operação com consumo bastante reduzido de energia 118 instruções Uma instrução por ciclo para maioria das instruções (pipeline) Operações registrador-registrador Projetado para implementar soluções “single chip”

Core RISC com ~100 instruções Velocidades de clock modestas (4-16 MHz) Barramento de 8 bits e 32 registradores de uso geral de 8 bits Flash programável in-circuit (~1000 ciclos) Pequena quantidade de EEPROM e SRAM Diversos periféricos embarcados (UART, SPI, ADC, PWM, WDT)

Memória Flash Memory 128 kB EEPROM Data Memory 4096 B SRAM Data Memory General Purpose Registers (Accumulators) 32 External data memory interface (64kB) Sim MCU Clock Frequency MHz Supply Voltage V Sleep Modes 6 Hardware Multiplier I/O Pins 53 On Chip Oscillator Interrupts 34 Interrupts, External pins 8 Brown-out Detection Power-on Reset Fully Static Operation On-Chip Debug support via JTAG port IEEE (JTAG) Boundary Scan

Temporizadores / Contadores Timer/Counters (8-bit) 2 Watchdog Timer with On-chip Oscillator Sim Real Time Counter Timer/Counters (16-bit) Pulse Width Modulator 6+2 ch Entrada / saída analógica Analog Comparator Analog-to-Digital Converter (10-bit) 8 ch Analog Gain Stage 2 ch Modos de programação In-System Programming via SPI Port High Voltage Parallel Programming (12V) Self-Programming via on-chip Boot Program In-System Programming via JTAG port Entrada / saída serial Full Duplex Serial Peripheral Interface (SPI) 2-wire Serial Interface (I2C compatible) Full Duplex USART

AVR ATMega 128 – arquitetura interna

Pinagem: pinos compartilhados uso de latches e mux

Registradores: 32 registradores de 32 bits (r0 a r31) Os seis primeiros (r0 .. r5) podem ser utilizados como três registradores de índice de 16 bits (x, y e z)

Organização da memória: Espaços de endereçamento separado para programas e dados. Endereçamento até 8 Mbytes

“Microcontroladores: arquitetura interna, aplicações e limitações”
Próxima aula “Microcontroladores: arquitetura interna, aplicações e limitações” Arquitetura de um microcontrolador genérico Arquitetura de famílias de microcontroladores largamente utilizados Aplicações de microcontroladores Estudo de caso de projeto com microcontroladores Limitações para o uso de microcontroladores em projetos de sistemas digitais

Microcontroladores

Microcontroladores Componentes básicos de sistemas computacionais processados: – CPU – Memória de dados e programa – Sistema de entrada/saída Microprocessadores são computadores de propósito geral – São necessários componentes periféricos, externos, para apoio à execução das aplicações Microcontroladores são computadores em um único chip – Os periféricos estão embarcados no mesmo chip da CPU – Algumas características, tamanho e custo reduzidos, alto desempenho com baixo consumo de energia, uso eficiente de espaço no PCB, baixo clock, endereçamento bit-a-bit

Microcontroladores Componentes básicos de sistemas embarcados: – CPU
Memória Cache Memória Componentes básicos de sistemas embarcados: – CPU – Memória de dados e programa – Sistema de entrada/saída

Microcontroladores Memória Memória MICROCONTROLADOR Conversor A/D Conversor D/A Microcontroladores são computadores em um único chip – Os periféricos estão embarcados no mesmo chip da CPU – Algumas características, tamanho e custo reduzidos, alto desempenho com baixo consumo de energia, uso eficiente de espaço no PCB, baixo clock, endereçamento bit-a-bit

Sistemas auxiliares power, ...
Microcontroladores Memória MICROCONTROLADOR Sensores Conversor A/D Conversor D/A Atuadores Interface humana Ferramentas diagnósitco Sistemas auxiliares power, ... Eletromecânicos (by-pass e segurança) Ambiente externo

Microcontroladores MCU – Microcontroller Unit
Composta por CPU e periféricos no mesmo encapsulamento - Memória de Dados e Programa; Portas de Entrada e Saída (I/O); Temporizadores (Timers); EEPROM; Conversores AD/DA; USB.

Microcontroladores MCU – Microcontroller Unit Registradores RAM Flash
Composta por CPU e periféricos no mesmo encapsulamento I/O Registradores RAM Flash EEPROM Portas digitais Portas Analógicas Timers Gerador de relógio DMA Periféricos CPU Memória

Microcontroladores Fluxo de dados

Microcontroladores Diversidade de fabricantes e modelos
LINHA PIC (Microchip) LINHA AVR (Atmel) LINHA 8051 (Philips, Dallas, Intel, Cygnal, Texas, TDK, Siemens ... ) Z8 Encore (Zilog) HC08 (Motorola) ... Escolha do dispositivo Capacidade de processamento 8 bits, 16 bits, 32 bits Clock, 4MHz, 40Mhz, ... Periféricos necessários Capacidade de memória Programa Dados Outros fatores Ferramentas disponíveis Formato físico Continuidade / Reaproveitamento de projeto

8051: arquitetura interna

8051 – arquitetura interna Características do 8051: • 111 Instruções:
- 1 ciclo → 64 → 58% - 2 ciclos → 45 → 40% - 4 ciclos → 2 → 2% - 1 byte → 49 → 44% - 2 bytes → 46 → 41% 3 bytes → 16 → 15% • 98% de 1 ou 2 ciclos → velocidade • 85% de 1 ou 2 bytes → compacto - 1 ciclo → 64 → 58% - 2 ciclos → 45 → 40% - 1 byte → 49 → 44% - 2 bytes → 46 → 41%

8051 – arquitetura interna • 5 Interrupções (2 externas, 2 dos timers/counters e 1 da porta serial)

8051 – arquitetura interna Arquitetura Harvard
- 64 KB de Memória de Programa (PC=16 bits) 64 KB de Memória de Dados 4 KB de ROM interna ativada pelo pino EA (External Access Enable): → se EA=0 → 64 KB de programa externo → se EA=1 → 4 KB de ROM interna e 60 KB de programa externo

8051 – arquitetura interna RAM interna

8051 – arquitetura interna Bancos de registradores para salvamento de contexto (ex. interrupções). Troca de contexto executando apenas uma instrução. Exemplo de uso dos bancos: BK3 → interrupção porta serial BK2 → interrupção INT1 BK1 → interrupção INT0 BK0 → trabalho

8051 – arquitetura interna RAM interna com 256 bytes com nomes simbólicos para acesso direto 128 bytes (dos 256) reservados para Registros de Funções Especiais (SFR). 8051 possui conjunto mínimo, outros ‘51 podem possuir mais SFRs

8051 – arquitetura interna Mapa da RAM interna

8051 – arquitetura interna Bit de uma das portas paralelas

Saída porta paralela (LEDs)
Família 8051 Memória Reset Cristal clock externo Saída porta paralela (LEDs) Chip 8051 Entrada porta paralela e INT Comunicação serial Single step

Fontes de Interrupção

MOV IE,#10000101B; habilita INT0 E INT1
Fontes de Interrupção MOV IE,# B; habilita INT0 E INT1

Interrupções Externas
As interrupcões externas INT0 e INT1 podem ser ativadas por nível ou borda. Depende dos bits IT0 e IT1 do registrador TCON. Os flags que identificam ocorrência destas interrupcões externas são os flags IE0 e IE1 de TCON.

Temporizadores / Contadores
Registradores TCON ITx - Interrupt control bit. 1 => borda de descida 0 => nível lógico baixo IEx - External Interrupt flag. Setado pelo hardware quando interrupção detectada. Apagada pelo software qdo salta para o tratador int.

Temporizadores / Contadores
Registradores TCON MOV A,TCON ORL A,# B; habilita INTs por borda MOV TCON,A

Interrupções

MOV IP,#00000100B; prioridade INT1 superior às demais
Interrupções MOV IP,# B; prioridade INT1 superior às demais

Faça um programa que aceite int0 (acionada por borda)
Faça um programa que aceite int0 (acionada por borda). Qdo a int0 for solicitada, escrever na porta P1, caractere por caractere, a cadeia de 16 caracteres: ‘Microcontrolador’.

reset equ 00h ltint equ 03h ; local tratador state equ 20h org reset ;PC=0 depois de reset jmp inicio org ltint0 jmp handler inicio: mov ie,# b ; habilita int mov tcon,# b ; borda mov state,#0h ;inicialização mov r0,# state mov dptr,#tabela mov r1,#0 volta: cjne @r0,#1,volta mov state,#0h mov a,r1 movc mov p1,a inc r1 cjne r1,#16,volta jmp $ handler: mov state,#1h reti tabela: db 'Microcontrolador' end

PIC: arquitetura interna

Fabricante Microchip Arquitetura Harvard RISC Série 16 possui 35 instruções Barramento de dados separados para memória de dados e memória de programa.

Memória de programa Pilha para chamada de sub-rotinas Portas (I/O) Memória de dados Timers Serial síncrona Serial assíncrona Conversor A/D

Max 8 calls aninhados PC de 13 bits Programa 0x0000 a 0x1FFF 1k x 14bits Dados RAM: 0x0C a 0x4F 68 registradores (GPR) EEPROM: 0x00 a 0x3F 64 bytes SFR x GPR 4 bancos, cada um com SFR e GPR próprios

Apenas 35 instruções

AVR: arquitetura interna

Microcontrolador RISC Arquitetura Harvard Licença Atmel ( Projetado para atender aplicações específicas Operação com consumo bastante reduzido de energia 118 instruções Uma instrução por ciclo para maioria das instruções (pipeline) Operações registrador-registrador Projetado para implementar soluções “single chip”

Core RISC com ~100 instruções Velocidades de clock modestas (4-16 MHz) Barramento de 8 bits e 32 registradores de uso geral de 8 bits Flash programável in-circuit (~1000 ciclos) Pequena quantidade de EEPROM e SRAM Diversos periféricos embarcados (UART, SPI, ADC, PWM, WDT)

Memória Flash Memory 128 kB EEPROM Data Memory 4096 B SRAM Data Memory General Purpose Registers (Accumulators) 32 External data memory interface (64kB) Sim MCU Clock Frequency MHz Supply Voltage V Sleep Modes 6 Hardware Multiplier I/O Pins 53 On Chip Oscillator Interrupts 34 Interrupts, External pins 8 Brown-out Detection Power-on Reset Fully Static Operation On-Chip Debug support via JTAG port IEEE (JTAG) Boundary Scan

Temporizadores / Contadores Timer/Counters (8-bit) 2 Watchdog Timer with On-chip Oscillator Sim Real Time Counter Timer/Counters (16-bit) Pulse Width Modulator 6+2 ch Entrada / saída analógica Analog Comparator Analog-to-Digital Converter (10-bit) 8 ch Analog Gain Stage 2 ch Modos de programação In-System Programming via SPI Port High Voltage Parallel Programming (12V) Self-Programming via on-chip Boot Program In-System Programming via JTAG port Entrada / saída serial Full Duplex Serial Peripheral Interface (SPI) 2-wire Serial Interface (I2C compatible) Full Duplex USART

Pinagem: pinos compartilhados uso de latches e mux

Registradores: 32 registradores de 32 bits (r0 a r31) Os seis primeiros (r0 .. r5) podem ser utilizados como três registradores de índice de 16 bits (x, y e z)

Organização da memória: Espaços de endereçamento separado para programas e dados. Endereçamento até 8 Mbytes

Microcontroladores: aplicações

FPGA: aplicações

Embarcados em: Bilhões de unidades Microcontroladores: aplicações
Sistemas automotivos Aviônicos Brinquedos Dispositivos médicos Eletrodomésticos Bilhões de unidades

Produtos de uso pessoal: Celulares, pagers, relógios, gravadores portáteis, calculadoras, câmeras fotográficas Laptops: mouse, teclado, modem, fax, placa de som, carregador de bateria Domótica: tranca eletromagnética, despertador, termostato, ar condicionado, controle remoto de TV, secador de cabelo, aparelho de DVD, geladeira, lavadora de roupa/louça, forno de microondas

Espátula eletrônica

Estudo de caso: Controlador de uma máquina de venda de refrigerantes
Reuniões com o cliente para levantamento de requisitos, funcionalidades, restrições, prazos, ... Uso de ferramentas para modelagem da solução proposta (ex. FSMs; fluxogramas; diagramas UML; entre outros) – auxilia o entendimento não apenas da equipe de software/hardware, mas também a interface com o cliente Requisitos Especificações Restrições

Desenvolvimento do software embarcado: Simulador, cross-compiler
Estudo de caso: Controlador de uma máquina de venda de refrigerantes Reuniões com o cliente para levantamento de requisitos, funcionalidades, restrições, prazos, ... Uso de ferramentas para modelagem da solução proposta (ex. FSMs; fluxogramas; diagramas UML; entre outros) – auxilia o entendimento não apenas da equipe de software/hardware, mas também a interface com o cliente Se disponível, uso de simulador, cross-compiler e plataforma de protipação para desenvolvimento do software e primeiros contatos com o projeto de hardware Requisitos Especificações Restrições Teste do software embarcado e idéias para projeto do hardware: plataforma de prototipação com processador alvo Desenvolvimento do software embarcado: Simulador, cross-compiler

Reuniões com o cliente para levantamento de requisitos, funcionalidades, restrições, prazos, ... Uso de ferramentas para modelagem da solução proposta (ex. FSMs; fluxogramas; diagramas UML; entre outros) – auxilia o entendimento não apenas da equipe de software/hardware, mas também a interface com o cliente Se disponível, uso de simulador, cross-compiler e plataforma de protipação para desenvolvimento do software e primeiros contatos com o projeto de hardware Busca e compra de componentes (procurement) Uso de ferramentas de CAD (ex. Orcad) para projeto do hardware. Projeto do PCB, roteamento, layout, planta baixa. Uso de simuladores de hardware para validação do circuito (ex. Spice) Requisitos Especificações Restrições

Requisitos Especificações Restrições Para projetos simples, é interessante uma prototipagem inicial do circuito em um proto-board, de forma a corrigir bugs de SW/HW a partir dos requisitos iniciais. O desenvolvimento das placas finais e soldagem possui um custo mais elevado em relação ao protótipo em proto-board.

Requisitos Especificações Restrições

Link para a especificação completa.
Estudo de caso: Controlador de uma máquina de venda de refrigerantes Projetar o circuito de controle para gerência das operações de uma máquina de venda de refrigerantes. Especificação: A máquina fornece dois tipos de refrigerantes, denominados MEET e ETIRPS. Estes estão disponíveis para escolha pelo usuário a partir de duas teclas no painel com o nome dos refrigerantes. Ambos refrigerantes custam R$1,50 e existe na máquina uma fenda para inserir moedas com um sistema eletromecânico capaz de reconhecer moedas de R$1,00, R$0,50 e R$0,25, e capaz de devolver automaticamente qualquer outro tipo de moeda ou objeto não reconhecido. Além disso, durante a compra, o usuário pode desistir da transação e apertar a tecla DEV que devolve as moedas inseridas até o momento. Somente após acumular um crédito mínimo de R$1,50 o usuário pode obter um refrigerante. A devolução de excesso de moedas é automática sempre que o valor inserido antes de retirar um refrigerante ultrapassar R$1,50. Uma terceira simplificadora consiste em ignorar a composição exata das moedas inseridas na máquina, atendo-se apenas ao montante total inserido. Link para a especificação completa.

Solução: Diagrama de blocos Informações fornecidas pelos sensores Informações enviadas para os atuadores (eletro-mecânicos

Solução: Tabela de estados

Solução: Representação gráfica Reset

Estudo de caso: Controlador máquina refrigerantes
Link para a solução completa

Microcontrolador Renesas: plataforma de prototipação Renesas foi criada por divisões da Mitsubishi e Hitachi Microcontrolador da família M16C/26 M16C/26 – MCU de 16 bits com CPU da série M16C/60 Kit QSK26A conectado via USB (usado também como fonte)

Próxima tarefa: desenvolvimento de aplicação com
smart-card I2C e código de barras no microcontrolador Renesas

Microcontroladores: Limitações

Limitações Limitação importante: velocidade de processamento
Não adequados para aplicações com tempo de resposta abaixo de poucos microsegundos Ambiente de desenvolvimento (compiladores, montadores, linkers, bibliotecas, plataformas de software e hardware, ...) – pode ser de uso complexo e custo elevado Tamanho dos programas e dados (recursos de memória escassos) Programas sequenciais

Limitações PIC Disponibilidade em encapsulamento DIP para uso direto em placas de prototipação Valores na ordem de US$1 a US$9 Limitação: Custo das ferramentas – Compilador ~US$200; Debug ~US$150. AVR Ferramentas gratuitas (gcc) IDE disponível para Windows, Mac e Linux, incluindo debug AVR-Dragon da Atmel custa em torno de US$50 e pode ser utilizado para programação e depuração Limitação: poucas famílias de dispositivos disponíveis (pouca variedade) ao se comparar com o PIC

Limitações Microcontrolador: Vantagens: Desvantagens: CPLD: Vantagens: Desvantagens: Mais versátil que CPLD, especialmente para aplicações analógicas (A/D, D/A). - Facilidade para implementar algoritmos complexos e funções densas - Temporização difícil de ser determinada para aplicações mais complexas (em C) - Normalmente, menos desempenho em tempo de execução do que CPLD - Temporização eficiente e precisa - Normalmente, melhor desempenho em tempo de execução do que microcontroladores - Limitação para aplicações complexas e lógicas densas

Programa Exemplo: Loop
Limitações Programa Exemplo: Loop /* pulses pin PORTB<3> eight times */ pulse: movlw 0x08 movwf counter pulse_lp0: bsf PORTB, 3 bcf PORTB, 3 decfsz counter, F goto pulse_lp0 return /* pulses pin PORTB<3> eight times */ void pulse() { int i; for (i=0; i<8; i++) { output_high(PIN_B3); output_low(PIN_B3); } return; } Assembly C

Compilador Ineficiente
Limitações Compilador Ineficiente /* pulses pin PORTB<3> eight times */ 0005: CLRF 21 0006: MOVF 21,W 0007: SUBLW 07 0008: BTFSS 03,0 0009: GOTO 014 000A: BSF 03,5 000B: BCF 06,3 000C: BCF 03,5 000D: BSF 06,3 000E: BSF 03,5 000F: BCF 06,3 0010: BCF 03,5 0011: BCF 06,3 0012: INCF 21,F 0013: GOTO 006 /* pulses pin PORTB<3> eight times */ 0000: movlw 0x : movwf 0x : bsf 0x6,0x : bcf 0x6,0x : decfsz 0x20 Assembly escrito pelo desenvolvedor Assembly gerado pelo compilador

“Microprocessadores: arquitetura CISC e RISC”
Próxima aula “Microprocessadores: arquitetura CISC e RISC” Arquitetura de um microprocessador CISC Arquitetura de um microprocessador RISC Estudo comparativo das arquiteturas RISC e CISC Estudo de caso de projeto com microprocessadores

“EEL7030 – Microprocessadores”

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