+ = MOTIVAÇÃO ARQUITETURA DE COMPUTADORES CIRCUITOS LOGICOS

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1 + = MOTIVAÇÃO ARQUITETURA DE COMPUTADORES CIRCUITOS LOGICOS
SISTEMAS DIGITAIS ARQUITETURA DE COMPUTADORES MICROCOMPUTADORES MICROELETRONICA

2 + = MOTIVAÇÃO ARQUITETURA DE COMPUTADORES SISTEMAS OPERACIONAIS
CIRCUITOS LOGICOS SISTEMAS DIGITAIS ARQUITETURA DE COMPUTADORES MICROCOMPUTADORES MICROELETRONICA SISTEMAS OPERACIONAIS

3 + = MOTIVAÇÃO ARQUITETURA DE COMPUTADORES SISTEMAS OPERACIONAIS REDES
SISTEMAS DIGITAIS ARQUITETURA DE COMPUTADORES MICROCOMPUTADORES MICROELETRONICA SISTEMAS OPERACIONAIS REDES

4 COMPUTADOR ARQUITETURA DE COMPUTADORES CPU MEMORIA
INTERFACE PARA DISPOSITIVOS DE E/S CONTROLADORES DE DISPOSITIVO DE E/S

5 EMENTA ARQUITETURA DE COMPUTADORES
SINAIS DOS BARRAMENTOS DE INTERCONEXÃO CPU PROJETO DE CPU´s CISC E RISC DIAGRAMAS DE TEMPO EVOLUÇÃO DAS CPU´s

6 EMENTA ARQUITETURA DE COMPUTADORES SINAIS DE INTERCONEXÃO MEMORIA
TIPOS DE MEMORIAS VOLATEIS TIPOS DE MEMORIAS NÃO VOLATEIS EVOLUÇÃO DAS MEMORIAS MEMORIA CACHE

7 EMENTA ARQUITETURA DE COMPUTADORES CONTEUDO
INTRODUÇÃO AO GERENCIAMENTO DE MEMORIAEM AMBIENTE MULTITAREFA MEMORIA CONTEUDO INSTRUÇÕES FORMATO DAS INSTRUÇÕES PROGRAMAS EM ASSEMBLY ASSEMBLER / LIGADOR DEPURAÇÃO DE PROGRAMAS

8 EMENTA ARQUITETURA DE COMPUTADORES CPU MEMORIA
INTERFACE PARA DISPOSITIVOS DE E/S CONTROLE POR VARREDURA E POR INTERRUPÇÃO E CIRCUITO CONTROLADORES DE DISPOSITIVO DE E/S

9 BIBLIOGRAFIA ARQUITETURA DE COMPUTADORES
ARQUITETURA E ORGANIZAÇÃO DE COMPUTADORES WILLIAM STALLINGS PRENTICE-HALL UM GUIA PREATICO DE HARDWARE E INTERFACEAMENTO R. ZELENOVSKY ª MENDONÇA

10 ARQUITETURA DE COMPUTADORES
MEMORIA CPU INSTRUÇÕES E/S

11 MEMORIA ARQUITETURA DE COMPUTADORES UNIDADE DECODICADORA UNIDADE
BARRAMENTO DE CONTROLE ( RD,WR) BARRAMENTO DE ENDEREÇO UNIDADE DECODICADORA UNIDADE DE ARMAZENAMENTO BARRAMENTO DE DADO

12 EXERCICIO 1 ARQUITETURA DE COMPUTADORES
#E #O5 #E #O6 E #07 I O0 I O1 I I3 O3 I4 O4 I5 O5 I O6 I STB #OE PROJETE UM MODULO DE MEMORIA 8 X 8 USANDO O DECODIFICADOR , O LATCH DA FIGURA AO LADO E GATES, SABENDO QUE OS SINAIS DE CONTROLE SÃO ATIVOS EM NIVEL 0. PROJETE UMA MEMORIA 16 X 8 USANDO O MODULO PROJETADO NO ITEM A. PROJETE UMA MEMORIA 8 X 16 USANDO O MODULO PROJETADO NO ITEM A. DEC LATCH

13 CPU ARQUITETURA DE COMPUTADORES UNIDADE DE CONTROLE UNIDADE
FUNÇÃO DA CPU ? UNIDADE DE CONTROLE UNIDADE DE ARMAZENAMENTO BUSCAR E EXECUTAR AS INSTRUÇÕES PREVIAMENTE ARMAZENADAS NA MEMORIA INSTRUÇÕES UNIDADE ARITMETICA LOGICA INSTRUÇÕES UNIDADE DE BARRAMENTO INSTRUÇÕES MEMORIA E/S INSTRUÇÕES

14 BUSCA E EXECUCÃO DE INSTRUÇÃO
ARQUITETURA DE COMPUTADORES BUSCA E EXECUCÃO DE INSTRUÇÃO ETAPAS NECESSARIAS BUSCA DA INSTRUÇÃO NA MEMORIA INTERPRETAÇÃO DA INSTRUÇÃO BUSCA DE DADO * EXECUÇÃO DA INSTRUÇÃO ARMAZENAMENTO DO DADO * * DEPENDE DA INSTRUÇÃO CICLO DE INSTRUÇÃO CPU FICA REPETINDO CICLOS DE INSTRUÇÃO

15 IMPLEMENTAÇÃO DAS ETAPAS
ARQUITETURA DE COMPUTADORES IMPLEMENTAÇÃO DAS ETAPAS BUSCA DA INSTRUÇÃO NA MEMORIA CPU 2 MEMORIA UNIDADE DE CONTROLE REG[S UNID. DE BUS PC 1 B.END. 4 IR 6 5 INSTRUÇÃO DADO B.DADOS 3 RD ALU WR

16 IMPLEMENTAÇÃO DAS ETAPAS
ARQUITETURA DE COMPUTADORES IMPLEMENTAÇÃO DAS ETAPAS INTERPRETAÇÃO DA INSTRUÇÃO CPU MEMORIA UNIDADE DE CONTROLE REG[S UNID. DE BUS PC B.END. IR 1 INSTRUÇÃO DADO 3? B.DADOS 2 RD ALU WR

17 IMPLEMENTAÇÃO DAS ETAPAS
ARQUITETURA DE COMPUTADORES IMPLEMENTAÇÃO DAS ETAPAS BUSCA DE DADOS CPU 2 MEMORIA UNIDADE DE CONTROLE REG[S UNID. DE BUS PC B.END. IR 5 INSTRUÇÃO DC 1 A DADO 6 B.DADOS 4 3 RD ALU WR

18 IMPLEMENTAÇÃO DAS ETAPAS
ARQUITETURA DE COMPUTADORES IMPLEMENTAÇÃO DAS ETAPAS EXECUÇÃO DA INSTRUÇÃO CPU MEMORIA UNIDADE DE CONTROLE REG´s UNID. DE BUS PC B.END. IR INSTRUÇÃO DC A DADO 1 3 B.DADOS B RD ALU 2 WR

19 IMPLEMENTAÇÃO DAS ETAPAS
ARQUITETURA DE COMPUTADORES IMPLEMENTAÇÃO DAS ETAPAS ARMAZENAMENTO DE DADO CPU 2 MEMORIA UNIDADE DE CONTROLE REG[S UNID. DE BUS PC B.END. IR 4 INSTRUÇÃO DC 1 A DADO 3 B.DADOS 6 B RD ALU 5 WR

20 SEQUENCIAMENTO DAS ETAPAS
ARQUITETURA DE COMPUTADORES SEQUENCIAMENTO DAS ETAPAS SEQUENCIAMENTO DAS ETAPAS CPU MEMORIA UNIDADE DE CONTROLE REG[S UNID. DE BUS PC B.END. IR INSTRUÇÃO DC A DADO B.DADOS 1 RD ALU WR

21 REPETIÇÃO DO CICLO DE INSTRUÇÃO
ARQUITETURA DE COMPUTADORES REPETIÇÃO DO CICLO DE INSTRUÇÃO INCREMENTA PC CPU MEMORIA UNIDADE DE CONTROLE REG[S UNID. DE BUS PC 1 3 B.END. IR INSTRUÇÃO DC A DADO B.DADOS RD ALU 2 WR +1

22 REPETIÇÃO DO CICLO DE INSTRUÇÃO
ARQUITETURA DE COMPUTADORES REPETIÇÃO DO CICLO DE INSTRUÇÃO INSTRU;ÁO ATUAL FORNECE O ENDERE;O DA PROXIMA CPU MEMORIA UNIDADE DE CONTROLE REG[S UNID. DE BUS 2 PC B.END. 1 IR INSTRUÇÃO DC A DADO B.DADOS RD ALU WR

23 DISTINÇÃO ENTRE CPU´s ARQUITETURA DE COMPUTADORES CPU MEMORIA UNIDADE
SEGMENTAÇÃO PAGINAÇÃO CACHE MEMORIA UNIDADE DE CONTROLE REG´s UNID. DE BUS INTERLIGAÇÃO B.END. NUMERO TAMANHO TECNOLOGIA INSTRUÇÃO PIPELINE DADO TECNOLOGIA CISC RISC PIPELINE B.DADOS ALU NUMERO TAMANHO TECNOLOGIA NUMERO DE OPERAÇÕES RD WR

24 EXEMPLO DE CPU (8080 – SIMPLIFICADA)
ARQUITETURA DE COMPUTADORES EXEMPLO DE CPU (8080 – SIMPLIFICADA) 16 R.END B.END PC DC SP A B MEMORIA 8 B.DADOS R.DADOS UNID. DE INTERFACE RA VI IR T1 T2 REG´s FC ALU CONTR. CONEXÃO 16 BITS RD UNID. DE CONTROLE 8 BITS WR 1 BIT

25 EXEMPLO DE CPU (8088 – SIMPLIFICADA)
ARQUITETURA DE COMPUTADORES EXEMPLO DE CPU (8088 – SIMPLIFICADA) B. 1 X16 + R.END B.END 20 16 CS DS ES SS RASC1 T3 16 B. 2 MEMORIA 8 B.DADOS IP SP SI DI RASC2 UNID. DE INTERF. = , +1, -1 AX BX CX DX T1 T2 IR 8 REG´s ALU B. 3 FC 8 B. 4 20 BITS R.DADOS 16 BITS RD 8 BITS UNID. DE CONTROLE WR 1 BIT

26 EXERCICIO 2 ARQUITETURA DE COMPUTADORES ALU 3S REG 4 4 4 4
PROJETE A CPU 8080 USANDO OS CI´s ABAIXO, PORTAS LOGICAS E DESTAQUE OS SINAIS DE CONTROLE DE CONEXÃO. 4 4 I O0 I O1 I I3 O3 I4 O4 I5 O5 I O6 I CLK #OE AIN BIN CIN FIN COUT SOUT I O0 I O1 I I3 O3 I4 O4 I5 O5 I O6 I #OE 4 ALU 4 3S REG FIN FUNC #A A.B A+B (LOGICA) A A + B (ARITM.) B A +1 #(A.B) FIN FUNC #(A+B) A + (#B + 1) A A XOR B B #(A XOR B) C A + B + CIN D #B E A +CIN F B + CIN D Q CLK #Q FFD