ARQUITETURA E ORGANIZAÇÃO DE PROCESSADORES DSP TI (Família C6000) UFRGS – Instituto de Informática Arquitetura e Organização de Processadores Dieison Antonello Deprá (Mestrado, 2006).

Roteiro Contexto DSP TI (Família C6000) Organização Resumo Referências Características arquiteturais Organização Unidades Funcionais Memórias Caminhos de dados Conjunto de instruções Pipeline Resumo Referências

Contexto Embarcados Alto desempenho Processamento numérico intenso Aplicações: Vídeo (MPEG4, JPG2000, H264) Áudio (MP3) Wireless (celulares, estações base) Redes (ADSL) Redução de código

DSP TI (Família C6000) Lançamento 1997 VLIW CISC 200 MHz 1600 MIPS Núcleos C62X (P. Fx) C67X (P. Ft) C64X (P. Fx) (2000)

Extraído de (DSP Solution) DSP TI (Família C6000) Extraído de (DSP Solution)

DSP TI (Família C6000) Características Arquiteturais Instruções de 32 bits (16, 24, 32, 48) Fetch 256 bits Load/Store Aritmética (Ponto flutuante e Ponto fixo) Múltiplas memórias (dados e programas) Múltiplas unidades funcionais Múltiplos caminhos de dados Periféricos especializados Instruções CISC (11 formatos) Registradores de propósito geral e especializados

Organização Componentes 2 bancos de RPG 32x32 (64x32) Registradores especiais (controle e lógica) 8 unidades funcionais 2 caminhos LFM 2 caminhos STM 2 geradores de endereços 2 caminhos de dados cruzados

Extraída de (Musemeci, 2001). Organização Visão geral (TMS320 C6211-6711) 32 RPG (2x(16x32)) Extraída de (Musemeci, 2001).

Organização Núcleos (C62/C67 x C64) Extraída de (SPRU395, 2000).

Organização Caminhos de dados e unidades funcionais Extraída de (SPRU395, 2000).

Organização Mapeamento conjunto de instruções X unidades funcionais 12 Formatos de instruções 1 tipo L 1 tipo M 3 tipo D 5 tipo S NOP, IDLE Ex: ADD .L1 A0, A1, B0;

Organização Pipeline Fetch Decode Execution Uniforme 4 Fases 2 Fases Variável 5 Fases (Ponto Fixo) 10 Fases (Ponto Flutuante) Extraída de (SPRU189E, 2000). Extraída de (SPRU189E, 2000).

Organização Pipeline – Fetch PG: Program Generate PS: Program Send PW: Program read Wait PR: Program Receive Extraída de (SPRU189E, 2000).

Organização Pipeline – Decode DP: Instruction Dispatch DC: Instruction Decode Extraída de (SPRU189E, 2000).

Organização Pipeline – Execution Ciclos variáveis Tipos de instruções Mono ciclo Dois ciclos: Multiplicações Três ciclos: Store Quarto ciclos: Extended Multiply Cinco ciclos: Load Seis ciclos: Branch NOP’s Extraída de (SPRU189E, 2000).

Resumo Arquiteturas de alto desempenho Para domínios de aplicação específicos VLIW Conjunto de instruções CISC Mais responsabilidade para o compilador Grande número de registradores Unidades especializadas e redundantes Larga utilização em sistemas embarcados Uso intenso em arquiteturas multi-core

Referências (DSP Solution, 2002), DSP Selection Guide, Texas Instruments Inc., 2002; (Musumeci, 2001), DS740 Advanced Computer Architecture, Phillip Musumeci, RMIT School of Electrical and Computer Systems Engineering, http://pm.cse.rmit.edu.au/˜phillip, 2001; (SPRU189E, 2000), TMS320C6000 CPU and Instruction Set Reference Guide, Texas Instruments Inc., 2000; (SPRU395, 2000), TMS320C64x Technical Overview, Texas Instruments Inc., 2001; (Wagner, 2006) Arquiteturae Organizaçãode Processadores Aula 12 Processadores DSP, Material de Aula, Flávio Rech Wagner, 2006; (SPRU146N, 2005) TMS320C6414, TMS320C6415, TMS320C6416 FIXED-POINT DIGITAL SIGNAL PROCESSORS, Texas Instruments Inc., 2005;