Flip-Flop J-K.

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1 Flip-Flop J-K

2 Flip-Flop J-K LATCH RS

3 Flip-Flop J-K Análise:
1o. CASO => J = K = 0 => Q = Qn ; Q_inv = Qn_inv => MANTÉM LATCH RS R S

4 Flip-Flop J-K Análise: 2o. CASO => J = 0; K = 1 =>

5 Flip-Flop J-K Análise: Q = 0
2o. CASO => J = 0; K = 1 => Q = 0; Q_inv = 1 Q Q_inv R C S R E S E T LATCH RS Se Q = 0 Vcc Q = 0 Q Se Q = 1 R C Q_inv S

6 Flip-Flop J-K Análise: Q = 1
Vcc Q = 1 3o. CASO => J = 1; K = 0 => Q = 1; Q_inv = 0 Q R C S E T Q_inv S Se Q = 0; Q_inv = 1 LATCH RS Q = 1 Q Se Q = 1; Q_inv = 0 R C Q_inv S

7 Flip-Flop J-K Análise: Q = 1
Vcc Q = 1 4o. CASO => J = 1; K = 1 => Q = (Qn)’; Q R I N V E R T C Q_inv S Se Q = 0; Q_inv = 1 LATCH RS Vcc Q = 0 Q Se Q = 1; Q_inv = 0 R C Q_inv S

8 Flip-Flop J-K Símbolo Tabela de Transição Q J C Q_inv K C J K Qn+1 X
X Qn 1 (Qn)’ Q J C Q_inv K Símbolo

9 Descrição Verilog – Flip- Flop JK com reset assíncrono
module flip_flop_JK (output reg q, qinv, input clock, j, k, reset_n); clock, negedge reset_n)begin if (~reset_n)begin q <= 0; qinv <= ~q; end else if (k == 1 & j == 0) begin else if (k == 0 & j == 1)begin q <= 1; else if (k == 1 & j == 1)begin q <= ~q; qinv <= ~qinv; endmodule

10 Simulação Flip-Flop J-K
RESET Assíncrono Inverte saídas Estado SET Estado RESET

11 Flip-Flop tipo T T Símbolo Q J Tabela de Transição C Q_inv K T C T
Qn+1 X Qn 1 (Qn)’

12 always @(posedge clock)begin if (t==1) q <= ~q; end endmodule
Descrição Verilog – Flip- Flop T module flip_flop_T (output reg q, input clock, t); clock)begin if (t==1) q <= ~q; end endmodule

13 always @(posedge clock)begin if (t==1) q <= ~q; end endmodule
Descrição Verilog – Flip- Flop T module flip_flop_T (output reg q, input clock, t); clock)begin if (t==1) q <= ~q; end endmodule Descrição RTL

14 always @(posedge clock)begin if (t==1) q <= ~q; end endmodule
Descrição Verilog – Flip- Flop T module flip_flop_T (output reg q, input clock, t); clock)begin if (t==1) q <= ~q; end endmodule Descrição RTL Simulação

15 Descrição Verilog – Flip- Flop T com reset assíncrono
module flip_flop_T (output reg q, qinv, input clock, t, reset_n); clock, negedge reset_n)begin if (~reset_n)begin q <= 0; qinv <= ~q; end else if (t == 1) begin q <= ~q; qinv <= q; endmodule

16 Simulação Flip-Flop Tipo T

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