PROJETO E IMPLEMENTAÇÃO DE DECODIFICADORES DE CÓDIGO EM PLATAFORMAS FPGA Felipe de Oliveira de Araújo e Ricardo Ribeiro dos Santos Faculdade da Computação.

Apresentação em tema: "PROJETO E IMPLEMENTAÇÃO DE DECODIFICADORES DE CÓDIGO EM PLATAFORMAS FPGA Felipe de Oliveira de Araújo e Ricardo Ribeiro dos Santos Faculdade da Computação."— Transcrição da apresentação:

1 PROJETO E IMPLEMENTAÇÃO DE DECODIFICADORES DE CÓDIGO EM PLATAFORMAS FPGA Felipe de Oliveira de Araújo e Ricardo Ribeiro dos Santos Faculdade da Computação - UFMS Iniciação Científica - UFMS - CNPq - Campo Grande - MS Aliar desempenho com o consumo de energia eficiente tem sido o tão sonhado caminho para o desenvolvimento de sistemas de alto desempenho nos últimos anos. Para aplicações de tempo real crítico, o desempenho tem sido o requisito mais importante em comparação até mesmo com área. Da mesma forma, plataformas de computação portáteis e movidas a bateria necessitam da concepção de serem eficientes com relação ao consumo de energia. A técnica de codificação de instruções PBIW (Pattern Based Instruction Word) [1] vem demonstrando se tornar uma alternativa para otimizações de área e consumo de potência dinâmica. Objetivou-se caracterizar o mecanismo decodificador para a técnica PBIW sobre a via de dados do processador ρ-VEX [2] sob duas perspectivas: o hardware decodificador PBIW com e sem restrições. O trabalho foi desenvolvido no laboratório de Sistemas Computacionais de Alto Desempenho (LSCAD) da UFMS em Campo Grande. As duas versões do mecanismo decodificador foram implementadas utilizando a linguagem VHDL. A simulação e validação das implementações desenvolvidas foram realizadas utilizando os software Mentor Graphics ModelSim SE 6.3 e o Altera Quartus ® II Web Edition. Para a caracterização foram utilizadas as ferramentas PowerPlay Power Analyzer e o TimeQuest Timing Analyzer integradas ao ambiente do Altera Quartus ®, buscando investigar os impactos gerados com relação a área, desempenho e consumo de energia. Os experimentos apresentados nas Figuras 3 e 4 investigam os impactos com relação ao consumo de potência dinâmica por unidade funcional do processador ρ-VEX. Os outros experimentos nas Figuras 5 e 6 investigam a redução de área média por unidade funcional do processador. Os experimentos revelam que o mecanismo decodificador PBIW com restrição trouxe uma maior redução na área total do processador de 15% e uma redução de potência dinâmica consumida de 40%. Não influenciando na velocidade do processador. Contudo, o mecanismo decodificador sem restrição é a melhor alternativa para minimizar o consumo e a quantidade de dados armazenados nas memórias de instrução com redução de 60% e 62% respectivamente. [1] R. Batistella. PBIW: Um esquema de codificação baseado em padrões de instrução. Master’s thesis, Instituto de Computação – UNICAMP – SP, Fevereiro 2008. [2] Stephan Wong, This van As. ρ-VEX: A Reconfigurable and Extensible VLIW Processor. Delft University of Tecnology. Delft, The Netherlands. 2008. Figura 6: Impacto na área com a inserção do mecanismo decodificador PBIW com restrição. Figura 4: Impacto no consumo de potência com a inserção do decodificador PBIW com restrição. Figura 1: Diagrama de blocos do decodificador PBIW sem restrição Figura 2: Diagrama de blocos do decodificador PBIW com restrição Figura 3: Impacto no consumo de potência com a inserção do decodificador PBIW sem restrição. Figura 5: Impacto na área com a inserção do mecanismo decodificador PBIW sem restrição.