VERILOG HDL (HARDWARE DESCRIPTION LANGUAGE)

Apresentação em tema: "VERILOG HDL (HARDWARE DESCRIPTION LANGUAGE)"— Transcrição da apresentação:

1 VERILOG HDL (HARDWARE DESCRIPTION LANGUAGE)
Verilog é uma linguagem de descrição de hardware usada para modelar sistemas eletrônicos. Suporta o design, verificação e implementação de projetos digitais e circuitos híbridos em vários níveis de abstração.

2 VERILOG Aspectos básicos da linguagem
A unidade básica – o modulo (module) Modulo (module) Descreve a funcionalidade do circuito Define terminais (pinos, portas) de entrada e saída

3 VERILOG Aspectos básicos da linguagem
Definição geral module module_name ( port_list ); declaração das portas; … declaração de variáveis; descrição do comportamento do módulo endmodule

4 Construção procedural
VERILOG Aspectos básicos da linguagem Definição geral module module_name (declaração das portas ); … declaração de variáveis; descrição do comportamento do módulo endmodule Exemplo 1 module meu_and (output reg C, input A, B); (A, B) begin C = A & B; // & operador AND end endmodule Construção procedural

5 Construção procedural
VERILOG Aspectos básicos da linguagem Definição geral module module_name (declaração das portas ); … declaração de variáveis; descrição do comportamento do módulo endmodule Exemplo 1 module meu_and (output reg C, input A, B); (A, B) begin C = A & B; // & operador AND end endmodule Síntese Construção procedural

6 VERILOG Aspectos básicos da linguagem
Exemplo 2 module meu_and_or_not_nand_nor_xor_xnor (output reg C, D, E, F, G, H, I, input A, B); (A, B) begin C = A & B; // & operador AND D = ! A; // ! operador NOT E = ~(A&B); // NAND F = A | B; // | operador OR G = ~(A | B); // NOR H = A ^ B; // ^ operador XOR I = ~(A ^ B); // XNOR end endmodule

7 VERILOG Aspectos básicos da linguagem
Síntese Exemplo 2 module meu_and_or_not_nand_nor_xor_xnor (output reg C, D, E, F, G, H, I, input A, B); (A, B) begin C = A & B; // & operador AND D = ! A; // ! operador NOT E = ~(A&B); // NAND F = A | B; // | operador OR G = ~(A | B); // NOR H = A ^ B; // ^ operador XOR I = ~(A ^ B); // XNOR end endmodule

8 Substitui a lista de sensibilidade
VERILOG Aspectos básicos da linguagem Síntese Exemplo 2 module meu_and_or_not_nand_nor_xor_xnor (output reg C, D, E, F, G, H, I, input A, B); (*) begin C = A & B; // & operador AND D = ! A; // ! operador NOT E = ~(A&B); // NAND F = A | B; // | operador OR G = ~(A | B); // NOR H = A ^ B; // ^ operador XOR I = ~(A ^ B); // XNOR end endmodule Substitui a lista de sensibilidade

9 Projetar um circuito somador de dois números de 4 bits
Cout

10 Somador Completo Exemplo: S = A xor B xor Cin; // Soma
Tabela Verdade do Somador Completo A B Cin S Cout 1 S = A xor B xor Cin; // Soma Cout = (A.B) or (A .Cin) or (B.Cin); // Cout

11 Somador Completo – Circuito Final

12 Descrição do somador completo em VERILOG
module soma1 (output reg S, Cout, input A, B, Cin); (*) begin S = A ^ B ^ Cin; // Soma Cout = (A & B) | (A & Cin) | (B & Cin); // Cout end endmodule

13 Descrição do somador completo em VERILOG
module soma1 (output reg S, Cout, input A, B, Cin); (*) begin S = A ^ B ^ Cin; // Soma Cout = (A & B) | (A & Cin) | (B & Cin); // Cout end endmodule Síntese

14 Somador Completo – Resultado da Simulação

15 Somador 4 bits - Esquemático

16 Descrição do somador 4 bits em VERILOG
module somador_4bits (output reg [4:0] S, input [3:0] A,B ); (*) begin S = A + B ; // Soma end endmodule Síntese

17 Simulação do Somador de 4 bits

18 Somador 4 bits – Símbolo

19 Somador 4 bits – Símbolo Descrição Verilog module somador_3bits
(output reg [2:0] S, input [2:0] A,B ); (*) begin S = A + B ; // Soma end endmodule