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Uma Reflexão Sobre as Tendências da Eletrônica Mauricio Massazumi Oka LSI/PSI/USP.

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Apresentação em tema: "Uma Reflexão Sobre as Tendências da Eletrônica Mauricio Massazumi Oka LSI/PSI/USP."— Transcrição da apresentação:

1 Uma Reflexão Sobre as Tendências da Eletrônica Mauricio Massazumi Oka LSI/PSI/USP

2 "Technology Drivers" memória (PC) microprocessador (PC) notebooks servidores e roteadores (Internet) serviço móvel

3 Lâmina Nível 0 Nível 1 Nível 2Nível 3 Nível 4 Sistema Eletrônico em Níveis Hierárquicos de Subsistemas

4 1) Placas de CI (PWB) 2) Indústria de Semicondutores 3) Encapsulamento 4) Convergência: PCI e encapsulamento

5 A Placa de Circuito Impresso (PCI) baixo valor agregado reduzir defeitos por número de solda

6 PCB Market 1999$35 Billion 2002$38 Billion Multilayer U.S. (28%), Japan (27%) Taiwan (8-9%), Rest of World

7 Through hole

8 SMT (Surface Mount Technology) Dupla face Multi camadas Maior densidade Z L = j L meado dos anos 60 - Ind. Aero-espacial

9 Through Hole vs. SMT

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18 Região 1: Pré-Aquecimento Região 2: Ativação Região 3: Refusão Região 4: Resfriamento

19 Laminado para Dupla Face

20 Fabricação de Laminado

21 Multicamadas

22 NEMA: National Electrical Manufacturers Association

23 Malha de Fibra de Vidro

24 Folha de Cobre

25 Sistema de Resina Epoxy epoxide group

26 Business for Lead-free Products ahead of the World Portable MD player Sn-Cu Sn-Ag-Cu Sn-Ag-Bi-In Current solder: Sn-Pb Melting point: 183 Sn-Zn-Bi 197 Reflow soldering process Flow soldering process Expand to all products Person al cassett e player Number of products adopting lead-free solder (6,000,000 sets in total) 188 DVC Worlds first lead-free product by reflow process Worlds first lead-free product by flow process Lead-free soldering materials Worlds first complete elimination of use of lead solder TV Car audio system Notebook PC Promoting the First Application in the World Video deck Vacuum cleaner

27 Advanced Packaging June 2004

28 Dimensão Mínima Semiconductor Industry PWB Industry (1270) Feature dimension, mmx10 -3 Year

29 Indústria de Semicondutores altíssimo valor agregado 1) reduzir número de pontos de solda 2) processo em lote e escalamento

30 2000: $204,4B 2001: $139,0B Mercado de Semicondutores

31 Custo de Processamento ENIAC: válvulas, 140 kW 2N706 (Transistor mesa - Fairchild) Minuteman amostra: US$ 250 volume: US$ 100 custo: US$ 0,50

32 Custo de Processamento

33 Lei de Moore (1965) Electronic Magazine

34 CMOS Lei de Escalamento - Dennard (IBM) 1973

35 ProcessadorProcessoVerticalHorizontalÁrea Willamette180 nm15,7 mm13,8 mm217 mm2 Northwood130 nm11,27 mm 127 mm2 Itanium 2 (0,18 um, 19,5 x 21,6 mm, 421 mm2, 221M Tr, 1 GHz, 130W)

36 Pentium 4: FC-PBGA 2 de 478 pinos

37 Pentium II e III de 242 contatos S.E.C.C.2 : Single Edge Contact Cartridge 2

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40 Itanium 2 1,5MB L3 cache: 221M Tr 6,0MB L3 cache (Madison ): ~ 500M Tr 16KB+16KB L1 cache (dados e instruções), 256KB L2 0,18 um, 19,5 x 21,6 mm, 421 mm2, 221M Tr, 1 GHz, 130W

41 Consumo do GPU: estimado 120W máximo Mais de 220 M de transistors Tecnologia de 0,13 m Die size: 305 mm 2 BGA flip-chip de 40mm x 40mm Pin count: 1309 Clock do core: 400 MHz NVIDIA GeForce 6800 Ultra (NV 40)

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43 ULSI Process Roadmap volts volts volts volts 1999 Process Performance volts 120 MHz 200 MHz 300 MHz 350 MHz 400 MHz 600 MHz 1000 MHz Dual Inlaid Copper Interconnect TFSOI Buried Oxide Silicon Substrate Dual Inlaid Copper with SiOF Low K ILD Production Dates

44 O encapsulamento de CIs (plásticos) proteção do CI teste retrabalho

45 Total 2003: US$ 6,5 B

46 Encapsulamento de CIs

47 DIP (Dual Inline Package) pitch: 2,54 mm / 64 pinos

48 QFP (Quad Flat Pack) & Fine Pitch

49 QFP vs. BGA

50 BGA (Ball Grid Array) C4: Controlled Collapse Chip Connection IBM (1969) epóxi BT (substrato) vias térmicas vias sinal/terra máscara de solda resina BT (Bismaleimide Triazine)

51 BGA (Ball Grid Array)

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53 JEDEC J-STD-020. classification for moisture-sensitive components · Level 1 unlimited floor life at 30°C/85% RH · Level 2 one year floor life at 30°C/60% RH · Level 2a four week floor life at 30°C/60% RH · Level hour floor life at 30°C/60% RH · Level 4 72 hour floor life at 30°C/60% RH · Level 5 48 hour floor life at 30°C/60% RH · Level 5a 24 hour floor life at 30°C/60% RH · Level 6 time on label floor life at 30°C/60% RH

54 IPC/JEDEC J-STD-033 Package thickness less than or equal to 1.4 mm: For levels 2a through 5a, bake time ranges from 4 to 14 hours at 125°C, or 5 to 19 days at 40°C. Package thickness less than or equal to 2.0 mm: For levels 2a through 5a, bake time ranges from 18 to 48 hours at 125°C, or 21 to 68 days at 40°C. Package thickness less than or equal to 4.0 mm: For levels 2a through 5a, bake time is 48 hours at 125°C, or 67 or 68 days at 40°C.

55 Convergência: PCI e encapsulamento

56 30 mm 20 mm 15 mm 10 mm (0.4 in.) TypeAreaWeight QFP100%100% BGA~50%~50% TAB~40%~40% COB~25%~10% CSP~25%~10% Flip chip~10%~5% TypeAreaWeight QFP100%100% BGA~50%~50% TAB~40%~40% COB~25%~10% CSP~25%~10% Flip chip~10%~5% Trend 9 JSH

57 TAB: Tape Automated Bonding Filme de polímero com padrões de metal (Cu eletrodepositado) DCA (Direct Chip Attachment)

58 Wire Bonding Flip chip

59 CET & KGD

60 Efeito do Underfill

61 UBM: Under Bump Metalization

62 Tendências do DCA

63 CSP (Chip Scale Package) HDI (High Density Interconnect)

64 Interposer

65 CSP (Chip Scale Package)

66 MCM (Multi Chip Module)

67 Coombs

68 HDI (High Density Interconnect) PTFE: politetrafluoroetileno Teflon

69 HDI (High Density Interconnect) fibras aramida: Kevlar

70 HDI (High Density Interconnect)

71 Tessera: Folded Stacked Technology

72 3D - µZ Chip Stack package utiliza tecnologia µBGA® da Tessera

73 SOC / MCM / SiP / SOP SOP: 35 x 35 mm em painéis de 600 x 600 mm atual: 50 componentes/cm2 / futro: 10k componentes/cm2

74 SOP

75 warpage aceitável

76

77 Material para isolação

78 Conclusões

79 Tendência: Sistema Eletrônico Portabilidade (Menor, Low Power, Wireless) Maior Funcionalidade Novas Funções Ubíquo

80 Tendência da Microeletrônica Escalamento SOC (Analógico + Digital) Sensores e Atuadores Design Center IP Fab-less

81 Tendência do Encapsulamento e PWB Convergência? Dimensões Críticas ~10 um Novos Materias Novos Processos Mais do que proteção Co-design


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