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ARQUITETURA DE COMPUTADORES SINAIS DE SAIDA DA UNIDADE DE CONTROLE PC DC SP RA VIIR AB T1T2 ALU FC UNID. DE CONTROLE REG´s B.END B.DADOS R.END R.DADOS.

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1 ARQUITETURA DE COMPUTADORES SINAIS DE SAIDA DA UNIDADE DE CONTROLE PC DC SP RA VIIR AB T1T2 ALU FC UNID. DE CONTROLE REG´s B.END B.DADOS R.END R.DADOS UNID. DE INTERFACE RD WR BITS 16 BITS CONTR. CONEXÃO 1 BIT ET1|ST1|ET2|ST2|EA|SA|EB|SB|ERDADOS|SRDADOS|ERI|SALU|ERAL|ERAH|SRAH|SVIL|SVIH|EIR|EPCL| SPCL|EPCH|SPCH|EDCL|SDCL|EDCH|SDCH|ESPL|SSPL|ESPH|SSPH|SPC|SDC|SSP|EFC|EREND 35 BITS CONTR. CONEXÃO

2 ARQUITETURA DE COMPUTADORES EXEMPLOS DE SAIDAS DA UNIDADE DE CONTROLE PC DC SP RA VIIR AB T1T2 ALU FC UNID. DE CONTROLE REG´s B.END INTERNA B.DADOS INTERNA R.END R.DADOS UNID. DE INTERFACE RD WR BITS 16 BITS CONTR. CONEXÃO 1 BIT ET1|ST1|ET2|ST2|EA|SA|EB|SB|ERDADOS|SRDADOS|ERI|SALU|ERAL|ERAH|SRAH|SVIL|SVIH|EIR|EPCL| SPCL|EPCH|SPCH|EDCL|SDCL|EDCH|SDCH|ESPL|SSPL|ESPH|SSPH|SPC|SDC|SSP|EFC|EREND 35 BITS CONTR. CONEXÃO B <- A SA=1 EB=1 A <- A+B SA=1 ET1=1 SB=1 ET2=1 EA=1 SALU =1 FALU=4

3 ARQUITETURA DE COMPUTADORES UNIDADE DE CONTROLE E1 E2 E3 MAQUINA DE ESTADOS EN CADA TRANSIÇÃO DO CLK PROVOCA UMA MUDANÇA DE ESTADO, CARGA EM REGISTRADORES... CLK

4 ARQUITETURA DE COMPUTADORES CODIFICAÇÃO DO CAMPO DE CONEXÃO DA UNIDADE DE CONTROLE CAMPO DE CONEXÃO COMPLETAMENTE DECODIFICADO CADA BIT CONTROLA A ENTRADA OU SAIDA DE UM REGISTRADOR CAMPO DE CONEXÃO PARCIALMENTE CODIFICADO CAMPO DE CONEXÃO COMPLETAMENTECODIFICADO SUB CAMPOS CODIFICADOS CONTROLAM AS ENTRADAS OU SAIDAS DE REGISTRADORES ASSOCIADOS AO SUB CAMPO O CAMPO CODIFICADO CONTROLA AS ENTRADAS E SAIDAS DOS REGISTRADORES BITS

5 ARQUITETURA DE COMPUTADORES CAMPO DE CONEXÃO PARCIALMENTE CODIFICADO O CAMPO DE CONEXÃO É DIVIDIDO EM SUB CAMPOS CODIFICADOS, QUE AO SEREM SUBMETIDOS A DECODIFICADORES SIMPLES (APENAS UMA SAIDA SELECIONADA POR VEZ), PROVOCAM A REGENERAÇÃO DO CAMPO DE CONEXÃO COMPLETAMENTE DECODIFICADO. DEC

6 ARQUITETURA DE COMPUTADORES CAMPO DE CONEXÃO PARCIALMENTE CODIFICADO P/ CPU 8080 – SIMPLIFICADA SUBCAMPOS B. DADOS INTERNA B. END INTERNA FC N. CONEX. SAIDA ENTRADA SAIDA ENTRADA ENTRADA 0 ET1 ST1 EREND SSP EFC 1 ET2 ST2 SDC 2 EA SA SPC 3 EB SB 4 ERDADOS SRDADOS 5 ERI SALU 6 ERL SRAL 7 ERH SRAH 8 ESPL SSPL 9 ESPH SSPH 10 EDCL SDCL 11 EDCH SDCH 12 EPCL SPCL 13 EPCH SPCH 14 SVIL 15 SVIH

7 ARQUITETURA DE COMPUTADORES CAMPO DE CONEXÃO PARCIALMENTE CODIFICADO P/ CPU 8080 – SIMPLIFICADA B. DADOS INTERNANUM BITS ENTRADA: 16 4 SAIDA : = 15 4 B. END. INTERNANUM BITS ENTRADA: 3 2 SAIDA : 1+ 1 = 2 1 FLAG NUM BITS ENTRADA: 1 + 1= 2 1 TOTAL: 12 NÃO CONEX.

8 ARQUITETURA DE COMPUTADORES CAMPO DE CONEXÃO PARCIALMENTE CODIFICADO P/ CPU 8080 – SIMPLIFICADA B. DADOS INTERNA | B. END. INTERNA | FLAG ENTRADA|SAIDA |ENT|S |ENTRADA _ _ _ _|_ _ _ _|_ _|_|_ DEC.4X DEC.4X DEC.2X EFC EREND SPCSSP ST1 ST2 SA ET1ESPCH

9 ARQUITETURA DE COMPUTADORES CAMPO DE CONEXÃO COMPLETAMENTE CODIFICADO P/ CPU 8080 – SIMPLIFICADA CALCULAR O NUMERO DE CONEXÕES GERADAS POR CADA SUBCAMPO. COMO AS CONEXÕES EM CADA SUBCAMPO SÃO INDEPENDENTES, O NUMERO TOTAL DE LIGAÇÕES ( TT ) É O PRODUTO DO NUMERO DE LIGAÇÕES GERADAS POR CADA SUBCAMPO. O CAMPO DE CONEXÃO TERÁ J BITS, SENDO QUE 2 J > TT

10 ARQUITETURA DE COMPUTADORES CAMPO DE CONEXÃO COMPLETAMENTE CODIFICADO P/ CPU 8080 – SIMPLIFICADA B. DADOS. INTERNA : (16 X 14) – = 212 B. END. INTERNA : (3 x 1) + 1 = 4 FLAG : = 2 NUMERO DE CONEXÕES: 212 X 4 X 2 = 1696 NUMERO DE BITS : = 11 NÃO CONEX. CONEX. SAIDA/ENTR. NO MESMO REG. CAMPO DE CONEXÃO DA UNID. CONTROLE MEMORIA CAMPO COMPLETAMENTE DECODIFICADO ENDEREÇO DADO

11 ARQUITETURA DE COMPUTADORES CAMPO DE CONEXÃO COMPLETAMENTE CODIFICADO P/ CPU 8080 – SIMPLIFICADA EXEMPLO UNIDADE DE CONTROLE MEMORIA ET1.....SPCL SPC.....EREND T1 <- PCL E REND <- PC

12 ARQUITETURA DE COMPUTADORES EXERCICIO 3 CAMPO PARCIALMENTE CODIFICADO DA CPU 8088 – SIMPLIFICADA.

13 ARQUITETURA DE COMPUTADORES RESUMO DAS AULAS ANTERIORES B. END. B. DADOS B. CONTR. RD WR ALUREG´s UNID. CONTROLE INTERFACE

14 ARQUITETURA DE COMPUTADORES RESUMO DAS AULAS ANTERIORES UNIDADE DE CONTROLE CAMPO DE CONEXÃO CAMPO DE OPERAÇÃO DA ALU CAMPO DE SINAIS DE CONTROLE CLK IR FC UNID. CONTROLE É UMA MAQUINA DE ESTADOS A CADA CLK HÁ UMA MUDANÇA DE ESTADO

15 ARQUITETURA DE COMPUTADORES RESUMO DAS AULAS ANTERIORES FUNÇÃO DA UNIDADE DE CONTROLE BUSCA DE INSTRUÇÃO EXEC. DA INSTR. AEXEC. DA INSTR. BEXEC. DA INSTR. J. ESTADO OBS: A BUSCA QUANTO A EXEC. PODEM NECESSITAR DE MAIS DE UM ESTADO

16 ARQUITETURA DE COMPUTADORES UNIDADE DE INTERFACE R.END R.DADOS UNID. DE INTERFACE RD WR D Q CLK D Q CLK MEMRD MEMWR QUANDO O SINAL MEMRD TERMINA, A INSTR. OU DADO LIDO DA MEMORIA É CARREGADO NO REG. DADOS

17 ARQUITETURA DE COMPUTADORES PROJETO DA UNIDADE DE CONTROLE ESPECIFICAÇÕES REGISTRADOR 1 T CLK 2 T CLK FC #FC SOMENTE 1 ESTADO PODE SER PULADO TESTANDO O FLAG DE CARRY

18 ARQUITETURA DE COMPUTADORES ESTADOS PARA BUSCAR INSTRUÇÃO NA MEMORIA – 8080 SIMPLIFICADA C. DE CONEX. REND <- PC, T1 <-PCL PCL <- SALU, FC <- COUT T1 <- PCH PCH <- SALU IR <- RDADOS C. DE OPER INC (T1) INC(T1) C. S. C. RD #RD ESTADO B0 B1 B2 B3 B4 FC=0 FC=1 C. CONEX. |C.OPER |CSC B. DADOS |B.END | |RD|WR ENTR|SAID|ENTR|SAID| | | B0 ?REND ?PC ?T1 ?RDAD ?IR ?ALU PCREND ?PC PCLT1 ?RDAD ?IR INCALU B2 PCREND ?PC PCLT1 ?RDAD ?IR ?ALU B3 PCREND PC PCHT1 RDAD ?IR INCALU B4 PCREND PC PCHT1 RDAD ?IR ?ALU ?FC? B1 ? B5 PCREND PC PCHT1 RDAD IR ?ALU FC B5

19 ARQUITETURA DE COMPUTADORES DIAGRAMA DE TEMPO NO BARRAMENTO – BUSCA C. DE CONEX. REND <- PC, T1 <-PCL PCL <- SALU, FC <- COUT T1 <- PCH PCH <- SALU IR <- RDADOS C. DE OPER INC (T1) INC(T1) C. S. C. RD #RD ESTADO B0 B1 B2 B3 B4 FC=0 FC=1 C. CONEX. |C.OPER |CSC B. DADOS |B.END | |RD|WR ENTR|SAID|ENTR|SAID| | | B0 B2B4B1B5B3 CLK B.END. MEMRD B.DADOS 6 T CLK B5

20 ARQUITETURA DE COMPUTADORES ESTADOS PARA EXECUTAR A INSTRUÇÃO A <- A+ B – 8080 SIMPLIFICADA ESTADO E0 E1 E2 C. CONEX. |C.OPER |CSC B. DADOS |B.END | |RD|WR ENTR|SAID|ENTR|SAID| | | ?A ?B ?T1 ?RDAD ?T2 ?ALU ?A ?B AT1 ?RDAD ?T2 ?ALU ?A B AT1 ?RDAD BT2 SOMA ALU ?FC? ? E1 C. DE CONEX. T1 <-A T2 <- B, A <- SALU, FC <- COUT C. DE OPER SOMA C. S. C. #RD E0E2 A B AT1 ?RDAD T2 ?ALU FC E3 B ?? 3 T CLK

21 ARQUITETURA DE COMPUTADORES ESTADOS PARA EXECUTAR A INSTRUÇÃO A< (DC) – 8080 SIMPLIFICADA C. DE CONEX. REND <- DC A <- RDADOS C. DE OPER. C. S. C. RD #RD ESTADO E0 E1 E2 E3 C. CONEX. |C.OPER |CSC B. DADOS |B.END | |RD|WR ENTR|SAID|ENTR|SAID| | | E0 ?REND ?DC ?A ?RDAD ?IR ?ALU DCREND ?DC ?A ?RDAD ?IR ?ALU E2 DCREND ?DC ?A ?RDAD ?IR ?ALU E3 DCREND DC ?A RDAD ?IR ?ALU E4 DCREND DC A RDAD ?IR ?ALU ?FC? ? ? ? E1 ?? E4 4 T CLK

22 ARQUITETURA DE COMPUTADORES DIAGRAMA DE TEMPO NO BARRAMENTO, INSTRUÇÃO A< (DC) – 8080 SIMPLIFICADA C. DE CONEX. REND <- DC A <- RDADOS C. DE OPER. C. S. C. RD #RD ESTADO E0 E1 E2 E3 C. CONEX. |C.OPER |CSC B. DADOS |B.END | |RD|WR ENTR|SAID|ENTR|SAID| | | E4 B0 E2E1E3 CLK B.END. MEMRD B.DADOS 4 T CLK E0

23 ARQUITETURA DE COMPUTADORES ESTADOS PARA EXECUTAR A INSTRUÇÃO A< A + (DC) – 8080 SIMPLIFICADA C. DE CONEX. REND <- DC T1 <- A T2 <- RDADOS A <- SALU, FC <-COUT C. DE OPER. SOMA C. S. C. RD #RD ESTADO E0 E1 E2 E3 C. CONEX. |C.OPER |CSC B. DADOS |B.END | |RD|WR ENTR|SAID|ENTR|SAID| | | E0 ?REND ?T2 ?A ?RDAD T1 ?ALU DCREND ?T2 ?A ?RDAD AT1 ?ALU E2 DCREND ?T2 ?A ?RDAD AIR ?ALU E3 DCREND T2 ?A RDAD AT1 ?ALU E4 DCREND T2 ?A RDAD AT1 ALU ?FC? ? ? ? E1 ? E4 5 T CLK E5 DCREND T2 A RDAD AT1 ?ALU FC

24 ARQUITETURA DE COMPUTADORES DIAGRAMA DE TEMPO NO BARRAMENTO, INSTRUÇÃO A< A + (DC) – 8080 SIMPLIFICADA C. DE CONEX. REND <- DC T2 <- RDADOS A <- SALU, FC <- COUT C. DE OPER. SOMA C. S. C. RD #RD ESTADO E0 E1 E2 33 C. CONEX. |C.OPER |CSC B. DADOS |B.END | |RD|WR ENTR|SAID|ENTR|SAID| | | E4 B0 E2E133 CLK B.END. MEMRD B.DADOS 5 T CLK E0 E5 E4

25 ARQUITETURA DE COMPUTADORES ESTADOS PARA EXECUTAR A INSTRUÇÃO (DC) < - B – 8080 SIMPLIFICADA C. DE CONEX. REND <- DC,RDADO <-B C. DE OPER. C. S. C. WR #WR ESTADO E0 E1 E2 C. CONEX. |C.OPER |CSC B. DADOS |B.END | |RD|WR ENTR|SAID|ENTR|SAID| | | E0 ?REND ?DC ?A ?RDAD ?IR ?ALU DCREND ?DC ?A BRDAD ?IR ?ALU E2 DCREND ?DC ?A RDAD ?IR ?ALU ?FC? ? E1 3 T CLK

26 ARQUITETURA DE COMPUTADORES DIAGRAMA DE TEMPO NO BARRAMENTO, INSTRUÇÃO (DC) <- B– 8080 SIMPLIFICADA C. DE CONEX. REND <- DC,RDADO <-B C. DE OPER. C. S. C. WR #WR ESTADO E0 E1 E2 C. CONEX. |C.OPER |CSC B. DADOS |B.END | |RD|WR ENTR|SAID|ENTR|SAID| | | B0 E2E1 CLK B.END. MEMWR B.DADOS 3 T CLK E0

27 C.CONEXÃO|C.OPER.|C.S.C. ARQUITETURA DE COMPUTADORES PROJETO DA UNIDADE DE CONTROLE ESPECIFICAÇÃO: UNID. CONTROLE MICROPROGRAMADA END DADO MEMORIA MICROINSTRUÇÃO B0 B1 B2 E2

28 ARQUITETURA DE COMPUTADORES PROJETO DA UNIDADE DE CONTROLE C.CONEXÃO|C.OPER.|C.S.C. END DADO MEMORIA MICROINSTRUÇÃO B0 B1 B2 SEQUENCIADOR

29 ARQUITETURA DE COMPUTADORES SEQUENCIADOR C.CONEXÃO|C.OPER.|C.S.C. END DADO MEMORIA B0 B1 B2 SEQUENCIADOR RENDUC CLK

30 ARQUITETURA DE COMPUTADORES ENTRADAS DO SEQUENCIADOR C.CONEXÃO|C.OPER.|C.S.C. END DADO MEMORIA B0 B1 B2 SEQUENCIADOR RENDUC CLK END. B0 IR +1/+2 O 1 2 MUX

31 ARQUITETURA DE COMPUTADORES PROJETO DO SEQUENCIADOR C.COM.|C.OPER.|C.S.C.|C.PROX.END. END DADO MEMORIA B0 B1 B2 SEQUENCIADOR RENDUC CLK END. B0 IR CIN MUX1|MUX0|#+1/+2|0/1 FC COMP O 1 2 MUX MODIFICADOR

32 ARQUITETURA DE COMPUTADORES OBSERVAÇÕES 1.A ATIVAÇÃO DE UM SINAL DE RESET FAZ COM QUE RENDUC <- END.B0 E PC <- 0000H ( ARBITRADO) 2.NO END. 0000H DE MEMORIA DE PROGRAMA DEVE ESTAR CARREGADA A 1 a INSTRUÇÃO DO PROGRAMA DE BOOT 3.O CAMPO DE CONEXÃO DA MICROINSTRUÇÃO DEVE SER COMPOSTO DE MICRO-ORDENS COMPATIVEIS 4.MICROPROGRAMA É UM CONJUNTO DE MICROINSTRUÇÕES QUE REALIZA UMA DETERMINADA FUNÇÃO. EX: MICROPROGRAMA DE BUSCA, MICROPROGRAMA DE EXECUÇÃO DA INSTRUÇÃO A<-A +B

33 ARQUITETURA DE COMPUTADORES EXERCICIO 4 FAÇA O MICROPROGRAMA DE BUSCA E DE EXECUÇÃO DA INSTRUÇÃO (DC) <- (DC) + 1, BEM COMO O RESPECTIVO DIAGRAMA DE TEMPO, SABENDO QUE: CODIGO DA INSTRUÇÃO: 40H, MODIFICADOR:0H NA PARTE MENOS SIGNIFICATIVA DO IR, ENDEREÇO DE B0: 000H. |CAMPO DE CONEXÃO | C.OPER| CSC | PROX. ENDEREÇO | REGISTRADORES | MEM RENDUC |B.DADOS | B.END | FC| |RDWR |M1|M0|# +1/+2|#0/1 | PC | DC | REND | RDAD| IR | A | B | T1 | T2 | FC| 00FF|0F20 | 00FF|0F20 | ________________________________________________________________________________________________________________________________________________________________ _______________________________________________________________________________________________________________________________________________________________ ________________________________________________________________________________________________________________________________________________________________

34 ARQUITETURA DE COMPUTADORES EXERCICIO 4 – CONTINUAÇÃO CLK B.END. MEMWR MEMRD B.DADOS

35 ARQUITETURA DE COMPUTADORES SEGMENTOS NA FAMILIA X86 CS DS ES BX B.END R.END + X16 SS RASC1 T3 =, +1, - 1 IPSPSIDI RASC2 MEMORIA SEGMENTO DE CODIGO CS X 16 IP PROGRAMAS E DADOS RELOCAVEIS NA MEMORIA, BASTA ALTERAR O CONTEUDO DO REG. DE SEGMENTO

36 ARQUITETURA DE COMPUTADORES EXERCICIO 5 1. FAÇA O MICROPROGRAMA DE BUSCA DE INSTRUÇÃO E O RESPECTIVO DIAGRAMA DE TEMPOS NO BARRAMENTO PARA A CPU DO TIPO 8088 OBS: O ENDEREÇO DA INTRUÇÃO É OBTIDO DE: CS X 16 + IP 2. FAÇA O MICROPROGRAMA DA INSTRUÇÃO AX <- AX + BX ( CPU TIPO 8088) 3. FAÇA O MICROPROGRAMA DA INSTRUÇÃO QUE COMPLEMENTA O DADO ARMAZENADO NO ENDEREÇO DS X 16 + BX ( CPU TIPO 8088) 4, FAÇA O MICROPROGRAMA DA INSTRUÇÃO QUE ARMAZENA UM NUMERO DE 8 BITS NO REGISTRADOR AL E O CORRESPONDENTE DIAGRAMA DE TEMPOS NO BARRAMENTO( CPU TIPO 8088) OBS: O NUMERO FICA ARMAZENADO NO ENDEREÇO SEGUINTE AO QUE FICA ARMAZENADO O CODIGO DA INSTRUÇÃO


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