VERILOG.

Apresentação em tema: "VERILOG."— Transcrição da apresentação:

1 VERILOG

2 Verilog – Um Exemplo Vamos ver um exemplo completo que envolve:
Mais de um módulo Módulo chamado “top” Arquivo de configuração de “pinos”

3 Verilog – Um Exemplo A ideia é usar os switches de entrada de um FPGA para mostrar valores em um display (7 segmentos)

4 Verilog – Um Exemplo Consiste de 8 entradas
Quando uma entrada estiver ativa (somente uma por vez), o numero da entrada + 2 deve ser mostrado no display de 7 segmentos

5 Verilog – Um Exemplo Logo, Entrada 0 Ativa  Mostra 2
..... Entrada 7 Ativa  Mostra 9 Nenhuma entrada ativa  0

6 Verilog – Um Exemplo O que vamos precisar? Obter a entrada (8 bits)
Somar 2 ao índice da entrada Converter o resultado da soma para o formato do display Dar a saída à partir da conversão

7 Verilog – Um Exemplo

8 Módulo input_detect Deve ser capaz de converter a entrada (bit correspondente ao switch acionado) e converter em um valor binário (4 bits)

9

10 Módulo adder Receberá os 4 bits da saída do detector, somará 2 e devolverá os 4 bits resultantes

11

12 Módulo seven_segments
Receberá os 4 bits da saída do somador e devolverá 7 bits convertidos para o formato do display de sete segmentos

13 Display de 7 segmentos Formação dos números..

14

15 E agora? Terminamos ? Não! Como iremos interligar os módulos e ativá-los?? Através de um módulo adicional, que é o módulo top.

16 Módulo top Irá instanciar e cuidar da interligação de todos os módulos do nosso projeto

17

18 E agora? Terminamos ? Não! Temos agora que configurar o dispositivo
Temos que informar os “pinos” de ligação

19

20 Configuração O resultado da configuração é um arquivo de extensão ucf (user constraint file) O arquivo será usado para se atribuir os pinos ao projeto

21 LVCMOS33  Low Voltage Complementary Metal Oxide Semiconductor 3
LVCMOS33  Low Voltage Complementary Metal Oxide Semiconductor 3.3volts

22 E agora? Terminamos ? Quase! A ultima etapa é a sintetização e transferência para o FPGA