Germano Maioli Penello

Apresentação em tema: "Germano Maioli Penello"— Transcrição da apresentação:

1 Germano Maioli Penello
Microeletrônica Germano Maioli Penello Sala 5145 (sala 17 do laboratorio de engenharia elétrica) Aula 19 1

2 Pauta ÁQUILA ROSA FIGUEIREDO 201110256011 ALLAN DANILO DE LIMA
BERNADIN PINQUIERE DAVID XIMENES FURTADO HUGO LEONARDO RIOS DE ALMEIDA ISADORA MOTTA SALGADO JEFERSON DA SILVA PESSOA LAIS DA PAIXAO PINTO LEONARDO SOARES FARIA PEDRO DA COSTA DI MARCO THIAGO DO NASCIMENTO OLIVEIRA VINICIUS DE OLIVEIRA ALVES DA SILVA 2

3 Modelos para projetos digitais
Após ver alguns detalhes da fabricação dos MOSFETs, agora veremos modelos que utilizaremos em designs digitais De uma forma simples, o MOSFET é analisado em projetos digitais como uma chave logicamente controlada.

4 Modelo de MOSFET digital
Resistência de chaveamento efetiva Modelo inicial para um MOSFET chaveando Limitação desse modelo: Consideração feita que o tempo de subida e de descida é zero. O ponto que define a chave aberta e fechada é bem definido. Usado para cálculo a mão, apresentam resultados dentro de um fator de dois do resultado obtido por simulação ou pela experiência.

5 Modelo de MOSFET digital
Resistência de chaveamento efetiva NMOS de canal longo (fator de escala de 1 mm e VDD = 5V) PMOS de canal longo (fator de escala de 1 mm e VDD = 5V) NMOS de canal curto (fator de escala de 50 nm e VDD =1V) PMOS de canal longo (fator de escala de 1 mm) mobilidade elétron é maior que a do buraco

6 Modelo de MOSFET digital
Efeitos Capacitivos Adicionando efeitos das capacitâncias no modelo Cox é a capacitância na região de triodo (superestimado para facilitar as contas à mão – cálculo melhor é feito com simulações) Capacitância é vista como 2(Cox/2) = Cox

7 Modelo de MOSFET digital
Efeitos Capacitivos Adicionando efeitos das capacitâncias no modelo Modelo melhorado

8 Modelo de MOSFET digital
Resumo

9 Tempo de transição e de atraso
Relembrando

10 Tempo de transição e de atraso
Tempo de subida - tr Tempo de subida da saída- tLH Tempo de descida- tf Tempo de descida da saída- tHL Tempo de atraso low to high - tPLH Tempo de atraso high to low - tPHL

11 Tempo de transição e de atraso
No nosso modelo digital: Tempo de atraso high to low - tPHL Tempo de descida da saída- tHL Ctot = capacitância total entre o dreno e o terra. Modelo simplificado para ser usado no cálculo a mão apenas!

12 Exemplo Descarga Carga Canal longo Canal curto

13 Exemplo Descarga Carga Canal longo Canal longo Canal curto Canal curto

14 Projeto digital Por que NMOS e PMOS têm tamanhos diferentes?
Casamento da resistência de chaveamento efetiva

15 MOSFET pass gate NMOS é bom para passar sinal lógico 0
NMOS não é bom para passar sinal lógico 1

16 MOSFET pass gate NMOS é bom para passar sinal lógico 0
NMOS não é bom para passar sinal lógico 1

17 MOSFET pass gate Em uma análise complementar, observamos que
PMOS não é bom para passar sinal lógico 0 PMOS é bom para passar sinal lógico 1

18 Atraso num pass gate Exemplo:

19 Atraso num pass gate Valor calculado diferente do medido (simulado)!
Cálculo manual fornece resultados aproximados e ajuda a indicar o local da limitação de velocidade num circuito digital, mas não fornece um resultado exato!

20 Transmission gate Acoplar um NMOS e um PMOS Tempo de atraso diminui
Desvantagens: Aumento de área utilizada no leiaute Dois sinais de controle

21 Atraso em conexão de pass gates
Equação de uma linha de transmissão (aula 8) ~ 10x NMOS (50 nm) em série  tdelay = 74ps

22 Inversor CMOS Bloco de construção fundamental para a circuitos digitais A dissipação de potência estática do inversor é praticamente zero! O NMOS e o PMOS podem ser projetados para ter as mesmas características O gatilho de chaveamento lógico pode ser alterado com o tamanho dos MOSFETs

23 Inversor CMOS Características DC
Característica de transferência de tensão Pontos A e B definidos pela inclinação da reta igual a -1 Ventrada < VIL  estado lógico 0 na entrada Ventrada > VIH  estado lógico 1 na entrada VIL < Ventrada < VIH  não tem estado lógico definido Situação ideal  VIH - VIL = 0

24 Inversor CMOS Características DC
VTC - Característica de transferência de tensão Importante – Se o sinal não varre totalmente os limites inferiores e superiores da tensão uma corrente significativa passa pelo inversor! (potência dissipada!) O mesmo fenômeno é significativo se o transistor chaveia lentamente.

25 Inversor CMOS Ruído Os limites de ruído indicam quão bem o inversor opera em condições ruidosas. Caso ideal: Se Caso ideal:

26 Inversor CMOS Ponto de chaveamento do inversor (VSP)
Os dois transistores estão na região de saturação e a mesma corrente passa por eles

27 Inversor CMOS Limite de ruído e VTC ideais
Nesta situação idealizada, os MOSFETs nunca estão ligados em um mesmo instante Limites de ruídos iguais garante melhor performance

28 Exemplo Se bn/bp = 1, temos VSP = VDD/2
Mesmo resultado eu obtivemos para fazer Desenhando MOSFETs com mesmo L Num MOSFET de canal longo

29 Características de chaveamento
Vamos examinar as capacitâncias e resistências parasíticas do inversor Utilizando o modelo digital que havíamos criado na última aula ATENÇÃO! O desenho mostra as duas chaves abertas, mas isto não é possível de acontecer!

30 Características de chaveamento
Vamos examinar as capacitâncias e resistências parasíticas do inversor

31 Características de chaveamento
Vamos examinar as capacitâncias e resistências parasíticas do inversor

32 Características de chaveamento
Vamos examinar as capacitâncias e resistências parasíticas do inversor

33 Características de chaveamento
Vamos examinar as capacitâncias e resistências parasíticas do inversor

34 Características de chaveamento
Vamos examinar as capacitâncias e resistências parasíticas do inversor Tempos de atraso

35 Características de chaveamento
Vamos examinar as capacitâncias e resistências parasíticas do inversor Tempos de atraso Se o inversor estiver conectado a uma carga capacitiva:

36 Exemplo

37 Exemplo A simulação não dá exatamente o mesmo resultado! (~20ps)
Fazer com que Rp = Rn faz com que a capacitância de entrada aumente!

38 Exemplo

39 Exemplo Simulação

40 Ring oscillator Vimos que existe um atraso na propagação de sinal em uma porta inversora. O que acontece se ligarmos um número impar de portas inversoras em sequência e alimentarmos a saída da última na entrada da primeira?

41 Ring oscillator Vimos que existe um atraso na propagação de sinal em uma porta inversora. O que acontece se ligarmos um número impar de portas inversoras em sequência e alimentarmos a saída da última na entrada da primeira? Cada inversor chaveia duas vezes durante um período de oscilação. Tempo de chaveamento de um inversor = tPHL + tPLH Frequência de oscilação Onde n é o número impar de inversoras.

42 Ring oscillator Vimos que existe um atraso na propagação de sinal em uma porta inversora. O que acontece se ligarmos um número impar de portas inversoras em sequência e alimentarmos a saída da última na entrada da primeira? O ring oscillator é normalmente utilizado para indicar a velocidade de um processo

43 Ring oscillator Qual a capacitância total de inversores idênticos acoplados?

44 Ring oscillator Qual a capacitância total de inversores idênticos acoplados?

45 Ring oscillator Qual a capacitância total de inversores idênticos acoplados? Com: Desta maneira:

46 Ring oscillator Aplicações Gerador de números aleatórios por hardware
Oscilador controlado por tensão

47 Inversor Dissipação de potência dinâmica
Cada vez que o inversor muda de estado, os capacitores (de carga somado com as capacitâncias intrínsecas) devem ser carregados ou descarregados. Aplicando um pulso quadrado de período T e frequência fclk na entrada, a corrente média que o inversor tem que puxar da fonte VDD é

48 Inversor Dissipação de potência dinâmica
Cada vez que o inversor muda de estado, os capacitores (de carga somado com as capacitâncias intrínsecas) devem ser carregados ou descarregados. Aplicando um pulso quadrado de período T e frequência fclk na entrada, a corrente média que o inversor tem que puxar da fonte VDD é Lembrando que a corrente só é fornecida quando o PMOS está ligado

49 Inversor Dissipação de potência dinâmica
Aplicando um pulso quadrado de período T e frequência fclk na entrada, a corrente média que o inversor tem que puxar da fonte VDD é A potência total é

50 Inversor Dissipação de potência dinâmica A potência total é
A potência dissipada depende das capacitâncias, da fonte e da frequência Muito esforço é feito para reduzir esta dissipação! Uma das maiores vantagens do CMOS é a baixa dissipação de potência.

51 Inversor Dissipação de potência dinâmica
Para caracterizar a velocidade de um processo, o power delay product (PDP) é utilizado: Um processo rápido pode dissipar mais potência e esse produto quantifica as duas características simultaneamente. GaAs tem um atraso de propagação menor mas dissipa mais potência e pode ser comparado com a tecnologia CMOS de 50 nm.

52 Exemplo

53 Exemplo

54 Exemplo Simulação f ~1.25 GHz

55 Exemplo Simulação Processo de 50nm f ~1.25 GHz
Pavg = 19.6mW (apenas 1 inversor) PDP = 431x10-18 J

56 Trabalho Refaça o exemplo 11.1 do livro texto
Projetar o leiaute e o esquemático de uma porta inversora. Simular com SPICE a relação entre a tensão de saída e a de entrada como feito no exemplo acima.

57 Projetos mais simples Fazer esquemático e layout das portas lógicas (3 entradas) AND - Allan - Vinicius NAND – hugo - jeferson OR – leonardo - lais NOR – aquila - pedro XOR – Isadora - david